JPH0759058B2 - マルチ画面表示装置 - Google Patents
マルチ画面表示装置Info
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- JPH0759058B2 JPH0759058B2 JP61012876A JP1287686A JPH0759058B2 JP H0759058 B2 JPH0759058 B2 JP H0759058B2 JP 61012876 A JP61012876 A JP 61012876A JP 1287686 A JP1287686 A JP 1287686A JP H0759058 B2 JPH0759058 B2 JP H0759058B2
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- memory
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、フィールドあるいはフレームメモリを用い
たテレビ（TV）あるいはビデオテープレコーダ（VTR）
のメモリ制御方式を改善することにより、１つのフィー
ルドメモリに複数フィールドの画像を圧縮して記憶でき
るようにしたマルチ画面表示装置に関するものである。
たテレビ（TV）あるいはビデオテープレコーダ（VTR）
のメモリ制御方式を改善することにより、１つのフィー
ルドメモリに複数フィールドの画像を圧縮して記憶でき
るようにしたマルチ画面表示装置に関するものである。
第３図は、従来の画像メモリを用いた画像信号の記録・
再生システムのブロック図である。図において、１は輝
度信号Ｙと色信号Ｃとを分離する分離回路、２は２つの
色差信号（Ｒ−ＹとＢ−Ｙ）を生成するためのクロマ復
調回路、３は上記色差信号を時分割多重するためのマル
チプレックス（MPX）回路、４はA/D変換器、５はＹ信号
及びＣ信号のメモリであり、Ｙ信号のメモリとＣ信号の
メモリで画像メモリ６が構成されている。７はD/A変換
器、８は色信号変調回路、９はＹ信号とＣ信号と同期信
号の混合回路である。また、10は同期信号分離回路、11
は上記画像メモリ６の制御回路（メモリコントロール回
路）である。
再生システムのブロック図である。図において、１は輝
度信号Ｙと色信号Ｃとを分離する分離回路、２は２つの
色差信号（Ｒ−ＹとＢ−Ｙ）を生成するためのクロマ復
調回路、３は上記色差信号を時分割多重するためのマル
チプレックス（MPX）回路、４はA/D変換器、５はＹ信号
及びＣ信号のメモリであり、Ｙ信号のメモリとＣ信号の
メモリで画像メモリ６が構成されている。７はD/A変換
器、８は色信号変調回路、９はＹ信号とＣ信号と同期信
号の混合回路である。また、10は同期信号分離回路、11
は上記画像メモリ６の制御回路（メモリコントロール回
路）である。
第４図は上記メモリコントロール回路11の主要部を示し
たもので、これはメモリ５のアドレス発生回路である。
図中、12は水平カウンタ、13は垂直カウンタであり、こ
の垂直カウンタ13はメモリ５の行アドレスカウンタとし
て働くものである。14はメモリ５の列アドレスカウン
タ、15は行アドレスと列アドレスの切替スイッチであ
る。また第５図は画像信号と画像メモリとの対応を表わ
す図である。
たもので、これはメモリ５のアドレス発生回路である。
図中、12は水平カウンタ、13は垂直カウンタであり、こ
の垂直カウンタ13はメモリ５の行アドレスカウンタとし
て働くものである。14はメモリ５の列アドレスカウン
タ、15は行アドレスと列アドレスの切替スイッチであ
る。また第５図は画像信号と画像メモリとの対応を表わ
す図である。
次に動作について説明する。
第３図において、複合画像信号が入力されると、Y/C分
離回路1,クロマ復調回路2,MPX回路３等によりアナログ
のＹ信号と時分割多重された色差Ｃ信号とが得られ、各
々がA/D変換器４でディジタル信号に変換されてフィー
ルドメモリ６に書き込まれる。この時のメモリコントロ
ール回路11の動作について説明すると、同期分離回路10
で複合画像信号から同期分離される垂直，水平同期信号
が第４図におけるH,V各々のカウンタ12,13のリセット信
号となり、これによりＶカウンタ13及びＨカウンタ12が
カウントを開始する。なお、Ｈカウンタ12のクロックは
A/D変換器のクロックと同じ周波数となる。水平方向の
アドレスは、Ｈカウンタ12で規定されるアドレスの有効
期間のみ列アドレスカウンタ14を動作させ、その出力を
列アドレスとしてメモリに供給する。なお、上記アドレ
スの有効期間とは第５図に示したＨ期間のうちの有効画
像期間に相当する。また垂直方向のＶカウンタ13出力
は、そのまま行アドレスとしてメモリに送られる。上記
列アドレスと行アドレスはアドレススイッチ15で切替え
られる。
離回路1,クロマ復調回路2,MPX回路３等によりアナログ
のＹ信号と時分割多重された色差Ｃ信号とが得られ、各
々がA/D変換器４でディジタル信号に変換されてフィー
ルドメモリ６に書き込まれる。この時のメモリコントロ
ール回路11の動作について説明すると、同期分離回路10
で複合画像信号から同期分離される垂直，水平同期信号
が第４図におけるH,V各々のカウンタ12,13のリセット信
号となり、これによりＶカウンタ13及びＨカウンタ12が
カウントを開始する。なお、Ｈカウンタ12のクロックは
A/D変換器のクロックと同じ周波数となる。水平方向の
アドレスは、Ｈカウンタ12で規定されるアドレスの有効
期間のみ列アドレスカウンタ14を動作させ、その出力を
列アドレスとしてメモリに供給する。なお、上記アドレ
スの有効期間とは第５図に示したＨ期間のうちの有効画
像期間に相当する。また垂直方向のＶカウンタ13出力
は、そのまま行アドレスとしてメモリに送られる。上記
列アドレスと行アドレスはアドレススイッチ15で切替え
られる。
その後メモリからデータを読み出す時は、上記カウンタ
で書き込み時と同様の動作で行及び列アドレス信号が作
成され、これによりフィールドメモリ６から順次データ
が読み出される。そしてこの読み出されたデータD/A変
換器７でアナログ信号に変換され、Ｒ−Y,B−Ｙの色差
信号はクロマ変調回路８で変調され、Ｙ信号及び複合同
期信号と加算されて複合画像信号が出力される。
で書き込み時と同様の動作で行及び列アドレス信号が作
成され、これによりフィールドメモリ６から順次データ
が読み出される。そしてこの読み出されたデータD/A変
換器７でアナログ信号に変換され、Ｒ−Y,B−Ｙの色差
信号はクロマ変調回路８で変調され、Ｙ信号及び複合同
期信号と加算されて複合画像信号が出力される。
次に画像信号とフィールドメモリとの対応関係について
第５図で説明する。簡単のためフィールドメモリが256
行×256列の構成の場合について説明すると、この場合
第５図に示すように、Ｈ期間のうちの有効画像期間（約
51μsec）を含む範囲にて256画素に分割するようにし、
垂直方向では１ラインを１行に対応させて256ライン分
をメモリに記憶させる。例えば、第１番目のライン（L
1）の第１番目の画素（D1）がメモリの０行,0列のアド
レス（0,0）に対応し、第ｎライン（Ln），第ｍ画素（D
m）はメモリのアドレス（ｎ−1,m−１）に対応する。こ
のようにして256ライン×256画素分のデータを256行×2
56列のフィールドメモリに記憶することになる。
第５図で説明する。簡単のためフィールドメモリが256
行×256列の構成の場合について説明すると、この場合
第５図に示すように、Ｈ期間のうちの有効画像期間（約
51μsec）を含む範囲にて256画素に分割するようにし、
垂直方向では１ラインを１行に対応させて256ライン分
をメモリに記憶させる。例えば、第１番目のライン（L
1）の第１番目の画素（D1）がメモリの０行,0列のアド
レス（0,0）に対応し、第ｎライン（Ln），第ｍ画素（D
m）はメモリのアドレス（ｎ−1,m−１）に対応する。こ
のようにして256ライン×256画素分のデータを256行×2
56列のフィールドメモリに記憶することになる。
以上のように従来のメモリ制御方式では、１つのフィー
ルドメモリに１枚（１フィールド）の画像を記憶するよ
うにしている。
ルドメモリに１枚（１フィールド）の画像を記憶するよ
うにしている。
ところでVTR等を再生している場合、例えば野球のバッ
ティングフォーム等の連続した動きの変化をいわゆる分
解写真のように観たい場合がある。しかるに従来の装置
では１つのフィールドメモリに１枚の画像しか記憶でき
ないため、上記のような動きの変化を一画面毎に複数画
面にわたって観ることはできても、その全部を一画面で
観るということはできない。
ティングフォーム等の連続した動きの変化をいわゆる分
解写真のように観たい場合がある。しかるに従来の装置
では１つのフィールドメモリに１枚の画像しか記憶でき
ないため、上記のような動きの変化を一画面毎に複数画
面にわたって観ることはできても、その全部を一画面で
観るということはできない。
この発明はかかる従来の状況に鑑みてなされたもので、
１つのフィールドメモリに複数枚（フィールド）の画像
を圧縮して記憶でき、連続した動きの変化を一目瞭然に
観察することができるマルチ画面表示装置を得ることを
目的とする。
１つのフィールドメモリに複数枚（フィールド）の画像
を圧縮して記憶でき、連続した動きの変化を一目瞭然に
観察することができるマルチ画面表示装置を得ることを
目的とする。
この発明にかかるマルチ画面表示装置は、アナログビデ
オ信号の輝度信号成分と時分割多重化された色差信号と
をディジタル信号に変換するA/D変換手段と、上記A/D変
換手段から出力された画像信号を記憶する画像メモリ
と、上記画像メモリへの上記画像信号の書き込み，及び
上記画像メモリからの上記画像信号の読み出しを制御す
るメモリコントロール手段と、上記画像メモリから読み
出された上記画像信号を順次アナログ信号に変換するD/
A変換器とを備え、上記メモリコントロール手段を、マ
ルチ画面記憶指令信号を受けた時に、複数の異なる画像
データの各々に割り当てられるアドレスが、行アドレ
ス，及び列アドレスの少なくとも一方において、当該複
数の異なる画像データ間で重複したものとなるよう、上
記画像メモリへの上記画像信号の書き込みを制御し、か
つ、当該書き込みの制御により上記画像メモリに記憶さ
れた上記画像信号の複数枚分を時間軸圧縮したものが上
記画像メモリから１画面画像信号として読み出されるよ
うに、上記画像メモリからの上記画像信号の読み出しを
制御するものとし、上記マルチ画面記憶指令信号に基づ
いて複数枚の静止画像が１画面に表示されるようにした
ことを特徴とするものである。
オ信号の輝度信号成分と時分割多重化された色差信号と
をディジタル信号に変換するA/D変換手段と、上記A/D変
換手段から出力された画像信号を記憶する画像メモリ
と、上記画像メモリへの上記画像信号の書き込み，及び
上記画像メモリからの上記画像信号の読み出しを制御す
るメモリコントロール手段と、上記画像メモリから読み
出された上記画像信号を順次アナログ信号に変換するD/
A変換器とを備え、上記メモリコントロール手段を、マ
ルチ画面記憶指令信号を受けた時に、複数の異なる画像
データの各々に割り当てられるアドレスが、行アドレ
ス，及び列アドレスの少なくとも一方において、当該複
数の異なる画像データ間で重複したものとなるよう、上
記画像メモリへの上記画像信号の書き込みを制御し、か
つ、当該書き込みの制御により上記画像メモリに記憶さ
れた上記画像信号の複数枚分を時間軸圧縮したものが上
記画像メモリから１画面画像信号として読み出されるよ
うに、上記画像メモリからの上記画像信号の読み出しを
制御するものとし、上記マルチ画面記憶指令信号に基づ
いて複数枚の静止画像が１画面に表示されるようにした
ことを特徴とするものである。
〔作用〕 この発明においては、上記構成したことにより、単一の
画像メモリにおける画像信号の書き込みと読み出しの各
々の動作を、単一のメモリコントロール手段が制御する
という簡単な構成でもって、複数枚の静止画像を１画面
に表示することができる。
画像メモリにおける画像信号の書き込みと読み出しの各
々の動作を、単一のメモリコントロール手段が制御する
という簡単な構成でもって、複数枚の静止画像を１画面
に表示することができる。
以下、この発明の一実施例を図について説明する。本実
施例の全体のシステムは従来例とほぼ同様であり、異な
るのはメモリのアドレス発生方式であるから、第３図の
メモリコントロール回路11に相当する部分についてのみ
説明する。第１図は本発明の一実施例による画像信号の
マルチ画面回路に適用されるメモリコントロール回路を
示し、図において、第４図と同一符号は同一のものを示
す。16は列アドレスのビットシフトのためのセレクタ、
17は行アドレスのセレクタである。19,20は各々列と行
の最上位アドレス（以下MSBと称す）の切替スイッチで
あり、各セレクタにおける1A〜8A,1B〜8Bは被選択入
力、1Y〜2Yは各ビット出力である。18はビットシフトと
ノンシフトを切替えるためのアドレス切替信号である。
施例の全体のシステムは従来例とほぼ同様であり、異な
るのはメモリのアドレス発生方式であるから、第３図の
メモリコントロール回路11に相当する部分についてのみ
説明する。第１図は本発明の一実施例による画像信号の
マルチ画面回路に適用されるメモリコントロール回路を
示し、図において、第４図と同一符号は同一のものを示
す。16は列アドレスのビットシフトのためのセレクタ、
17は行アドレスのセレクタである。19,20は各々列と行
の最上位アドレス（以下MSBと称す）の切替スイッチで
あり、各セレクタにおける1A〜8A,1B〜8Bは被選択入
力、1Y〜2Yは各ビット出力である。18はビットシフトと
ノンシフトを切替えるためのアドレス切替信号である。
また第２図は、４フィールド分の画像を圧縮してマルチ
化した時の表示画面の様子を示した図である。
化した時の表示画面の様子を示した図である。
次に動作について説明する。
まず通常の画面表示、即ちフィールドメモリに１フィー
ルドの画像を書き込む場合は、ビットシフト切替信号18
をノンシフト（“L"レベル）とする。この場合は、列ア
ドレスカウンタ14,Vカウンタ13の出力は各アドレスセレ
クタ16,17を介してそのままアドレススイッチ15に出力
され、従来同様のアドレスが出力される。
ルドの画像を書き込む場合は、ビットシフト切替信号18
をノンシフト（“L"レベル）とする。この場合は、列ア
ドレスカウンタ14,Vカウンタ13の出力は各アドレスセレ
クタ16,17を介してそのままアドレススイッチ15に出力
され、従来同様のアドレスが出力される。
これに対し、第２図のように４枚（フィールド）分の圧
縮画像をマルチ化して画面表示する場合は、各画像に割
り当てられるアドレスは列，行でそれぞれ1/2となるの
で、以下のようにしてメモリアドレス制御を行う。
縮画像をマルチ化して画面表示する場合は、各画像に割
り当てられるアドレスは列，行でそれぞれ1/2となるの
で、以下のようにしてメモリアドレス制御を行う。
まず列アドレスについて述べる。列アドレスカウンタ14
からは従来同様に１水平走査期間の有効画像領域に０〜
255のアドレス信号が発生される。そしてこのアドレス
信号が列アドレスセレクタ16に入力される訳であるが、
このときビットシフト切替信号18は１ビットシフト
（“H"レベル）となっており、これにより該セレクタ16
の各出力ビット1Y〜8Yにはそれぞれ入力ビット1B〜8Bの
信号が出力される。即ち１ビットシフトされて出力さ
れ、入力アドレス信号0,1,2,3,…,255に対して0,0,1,1,
2,2,…,127,127という７ビットのアドレス信号が出力さ
れることになる。またこのとき最上位アドレス（列MS
B）には、スイッチ19によって第２図の画像１と３に対
しては“L"レベルの信号を、画像２と４に対しては“H"
レベルの信号を与える。この結果、列アドレスセレクタ
16の出力である８ビットのアドレス信号は、画像１と３
の書き込み時は、0,0,1,1,2,2,…,127,127となり、画像
２と４の書き込み時は、128,128,129,129,…,255,255と
なる。
からは従来同様に１水平走査期間の有効画像領域に０〜
255のアドレス信号が発生される。そしてこのアドレス
信号が列アドレスセレクタ16に入力される訳であるが、
このときビットシフト切替信号18は１ビットシフト
（“H"レベル）となっており、これにより該セレクタ16
の各出力ビット1Y〜8Yにはそれぞれ入力ビット1B〜8Bの
信号が出力される。即ち１ビットシフトされて出力さ
れ、入力アドレス信号0,1,2,3,…,255に対して0,0,1,1,
2,2,…,127,127という７ビットのアドレス信号が出力さ
れることになる。またこのとき最上位アドレス（列MS
B）には、スイッチ19によって第２図の画像１と３に対
しては“L"レベルの信号を、画像２と４に対しては“H"
レベルの信号を与える。この結果、列アドレスセレクタ
16の出力である８ビットのアドレス信号は、画像１と３
の書き込み時は、0,0,1,1,2,2,…,127,127となり、画像
２と４の書き込み時は、128,128,129,129,…,255,255と
なる。
次に行アドレスについて述べる。行アドレスは従来同様
にＶカウンタ13、即ち行アドレスカウンタから発生され
る。この０〜255のアドレス信号に対して、ビットシフ
ト切替信号18を“H"レベルとし、列アドレスの場合と同
様の動作によって、行アドレスセレクタにより、0,0,1,
1,2,2,…,127,127なる７ビットのアドレス信号を出力す
る。このとき、最上位アドレス（行MSB）には、スイッ
チ20によって第２図の画像１と２に対しては“L"レベル
の信号を、画像３と４に対しては“H"レベルの信号を与
える。この結果、行アドレスセレクタ17の出力である８
ビットのアドレス信号は、画像１と２の書き込み時は、
0,0,1,1,2,2,…,127,127となり、画像３と４の書き込み
時は128,128,129,129,…,255,255となり、これらのアド
レス信号が順次出力される。
にＶカウンタ13、即ち行アドレスカウンタから発生され
る。この０〜255のアドレス信号に対して、ビットシフ
ト切替信号18を“H"レベルとし、列アドレスの場合と同
様の動作によって、行アドレスセレクタにより、0,0,1,
1,2,2,…,127,127なる７ビットのアドレス信号を出力す
る。このとき、最上位アドレス（行MSB）には、スイッ
チ20によって第２図の画像１と２に対しては“L"レベル
の信号を、画像３と４に対しては“H"レベルの信号を与
える。この結果、行アドレスセレクタ17の出力である８
ビットのアドレス信号は、画像１と２の書き込み時は、
0,0,1,1,2,2,…,127,127となり、画像３と４の書き込み
時は128,128,129,129,…,255,255となり、これらのアド
レス信号が順次出力される。
このように各アドレスを発生することにより、２つの画
素データが１つのメモリアドレスに重複して書き込まれ
ることとなり、第２図での画像１が面積で1/4に圧縮さ
れて同図の１′の領域に書き込まれ、同様に２が２′、
３が３′、４が４′というようにそれぞれ圧縮して書き
込まれる。
素データが１つのメモリアドレスに重複して書き込まれ
ることとなり、第２図での画像１が面積で1/4に圧縮さ
れて同図の１′の領域に書き込まれ、同様に２が２′、
３が３′、４が４′というようにそれぞれ圧縮して書き
込まれる。
その後、通常の列アドレス、行アドレスカウンタの出力
でメモリのアドレスを指定して順次データを読み出し、
D/A変換し、Ｙ信号,C信号，同期信号を加算し複合同期
信号としてモニタに表示すれば、マルチ画像として表示
することができる。
でメモリのアドレスを指定して順次データを読み出し、
D/A変換し、Ｙ信号,C信号，同期信号を加算し複合同期
信号としてモニタに表示すれば、マルチ画像として表示
することができる。
このような本実施例では、メモリへの書き込みアドレス
をビットシフトさせて上位ビットに適当な“H"又は“L"
の論理レベルを与えるようにしたので、簡単な回路で１
つのフィールドメモリに複数フィールドの画像を圧縮し
て記憶することができ、例えばVTRの再生において、連
続した動きの変化の状態を一画面上に表示して観察する
ことが可能となる。
をビットシフトさせて上位ビットに適当な“H"又は“L"
の論理レベルを与えるようにしたので、簡単な回路で１
つのフィールドメモリに複数フィールドの画像を圧縮し
て記憶することができ、例えばVTRの再生において、連
続した動きの変化の状態を一画面上に表示して観察する
ことが可能となる。
なお、上記実施例では行及び列アドレスの１ビットシフ
トによって４フィールド分の画像をフィールドメモリに
書き込む場合について説明したが、行あるいは列どちら
か一方のアドレスの１ビットシフトによって、上下２画
面あるいは左右２画面とすることも可能である。またビ
ットシフトは、１ビット以外に2,3,4…ビットとシフト
することによって様々なマルチ画面を構成することがで
きる。
トによって４フィールド分の画像をフィールドメモリに
書き込む場合について説明したが、行あるいは列どちら
か一方のアドレスの１ビットシフトによって、上下２画
面あるいは左右２画面とすることも可能である。またビ
ットシフトは、１ビット以外に2,3,4…ビットとシフト
することによって様々なマルチ画面を構成することがで
きる。
また圧縮画面の書き込み順序は、第２図において１→
１′、２→２′、３→３′、４→４′としたが、時系列
に発生する画像の書き込み順序は、列MSBと行MSBの制御
によって自在に変えることができる。
１′、２→２′、３→３′、４→４′としたが、時系列
に発生する画像の書き込み順序は、列MSBと行MSBの制御
によって自在に変えることができる。
さらに上記実施例では、画像１と2,2と3,3,4の時間間隔
は１フィールドとしたが、本発明はこれに限定されるも
のではなく、適当なインターバルを設定することが可能
である。
は１フィールドとしたが、本発明はこれに限定されるも
のではなく、適当なインターバルを設定することが可能
である。
以上のように、この発明にかかるマルチ画面表示によれ
ば、アナログビデオ信号の輝度信号成分と時分割多重化
された色差信号とをディジタル信号に変換するA/D変換
手段と、上記A/D変換手段から出力された画像信号を記
憶する画像メモリと、上記画像メモリへの上記画像信号
の書き込み，及び上記画像メモリからの上記画像信号の
読み出しを制御するメモリコントロール手段と、上記画
像メモリから読み出された上記画像信号を順次アナログ
信号に変換するD/A変換器とを備え、上記メモリコント
ロール手段を、マルチ画面記憶指令信号を受けた時に、
複数の異なる画像データの各々に割り当てられるアドレ
スが、行アドレス，及び列アドレスの少なくとも一方に
おいて、当該複数の異なる画像データ間で重複したもの
となるよう、上記画像メモリへの上記画像信号の書き込
みを制御し、かつ、当該書き込みの制御により上記画像
メモリに記憶された上記画像信号の複数枚分を時間軸圧
縮したものが上記画像メモリから１画面画像信号として
読み出されるよう、上記画像メモリからの上記画像信号
の読み出しを制御するものとし、上記マルチ画面記憶指
令信号に基づいて複数枚の静止画像が１画面に表示され
るようにしたので、単一の画像メモリにおける画像信号
の書き込みと読み出しの各々の動作を、単一のメモリコ
ントロール手段が制御するという簡単な構成でもって、
複数枚の静止画像を１画面に表示することができるマル
チ画面表示装置が得られる効果がある。
ば、アナログビデオ信号の輝度信号成分と時分割多重化
された色差信号とをディジタル信号に変換するA/D変換
手段と、上記A/D変換手段から出力された画像信号を記
憶する画像メモリと、上記画像メモリへの上記画像信号
の書き込み，及び上記画像メモリからの上記画像信号の
読み出しを制御するメモリコントロール手段と、上記画
像メモリから読み出された上記画像信号を順次アナログ
信号に変換するD/A変換器とを備え、上記メモリコント
ロール手段を、マルチ画面記憶指令信号を受けた時に、
複数の異なる画像データの各々に割り当てられるアドレ
スが、行アドレス，及び列アドレスの少なくとも一方に
おいて、当該複数の異なる画像データ間で重複したもの
となるよう、上記画像メモリへの上記画像信号の書き込
みを制御し、かつ、当該書き込みの制御により上記画像
メモリに記憶された上記画像信号の複数枚分を時間軸圧
縮したものが上記画像メモリから１画面画像信号として
読み出されるよう、上記画像メモリからの上記画像信号
の読み出しを制御するものとし、上記マルチ画面記憶指
令信号に基づいて複数枚の静止画像が１画面に表示され
るようにしたので、単一の画像メモリにおける画像信号
の書き込みと読み出しの各々の動作を、単一のメモリコ
ントロール手段が制御するという簡単な構成でもって、
複数枚の静止画像を１画面に表示することができるマル
チ画面表示装置が得られる効果がある。
第１図はこの発明の一実施例によるマルチ画面表示装置
に適用されるメモリコントロール回路の回路図、第２図
はNTSC方式のテレビジョン信号と各画像のフィールドメ
モリ上でのマッピングの模式図、第３図は本発明及び従
来例の画像メモリを用いた静止画記録再生システム回路
構成のブロック図、第４図は従来のメモリコントロール
回路の回路図、第５図は画像の水平，垂直信号とメモリ
との対応図である。 １……Y/C分離回路、４……A/Dコンバータ、５……メモ
リ、６……フィールドメモリ、７……D/Aコンバータ、1
1……メモリコントロール回路、12……Ｈカウンタ、13
……Ｖカウンタ、14……列アドレスカウンタ、15……行
アドレスと列アドレスとの切替スイッチ、16……例アド
レスセレクタ、17……行アドレスセレクタ、18……ビッ
トシフト切替信号、19……列アドレス最上位ビットスイ
ッチ、20……行アドレス最上位ビットスイッチ。 なお図中同一符号は同一又は相当部分を示す。
に適用されるメモリコントロール回路の回路図、第２図
はNTSC方式のテレビジョン信号と各画像のフィールドメ
モリ上でのマッピングの模式図、第３図は本発明及び従
来例の画像メモリを用いた静止画記録再生システム回路
構成のブロック図、第４図は従来のメモリコントロール
回路の回路図、第５図は画像の水平，垂直信号とメモリ
との対応図である。 １……Y/C分離回路、４……A/Dコンバータ、５……メモ
リ、６……フィールドメモリ、７……D/Aコンバータ、1
1……メモリコントロール回路、12……Ｈカウンタ、13
……Ｖカウンタ、14……列アドレスカウンタ、15……行
アドレスと列アドレスとの切替スイッチ、16……例アド
レスセレクタ、17……行アドレスセレクタ、18……ビッ
トシフト切替信号、19……列アドレス最上位ビットスイ
ッチ、20……行アドレス最上位ビットスイッチ。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】アナログビデオ信号の輝度信号成分と時分
割多重化された色差信号とをディジタル信号に変換する
A/D変換手段と、 上記A/D変換手段から出力された画像信号を記憶する画
像メモリと、 上記画像メモリへの上記画像信号の書き込み，及び上記
画像メモリからの上記画像信号の読み出しを制御するメ
モリコントロール手段と、 上記画像メモリから読み出された上記画像信号を順次ア
ナログ信号に変換するD/A変換器とを備え、 上記メモリコントロール手段を、マルチ画面記憶指令信
号を受けた時に、複数の異なる画像データの各々に割り
当てられるアドレスが、行アドレス，及び列アドレスの
少なくとも一方において、当該複数の異なる画像データ
間で重複したものとなるように、上記画像メモリへの上
記画像信号の書き込みを制御し、かつ、当該書き込みの
制御により上記画像メモリに記憶された上記画像信号の
複数枚分を時間軸圧縮したものが上記画像メモリから１
画面画像信号として読み出されるよう、上記画像メモリ
からの上記画像信号の読み出しを制御するものとし、 上記マルチ画面記憶指令信号に基づいて複数枚の静止画
像が１画面に表示されるようにしたことを特徴とするマ
ルチ画面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012876A JPH0759058B2 (ja) | 1986-01-23 | 1986-01-23 | マルチ画面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012876A JPH0759058B2 (ja) | 1986-01-23 | 1986-01-23 | マルチ画面表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171283A JPS62171283A (ja) | 1987-07-28 |
| JPH0759058B2 true JPH0759058B2 (ja) | 1995-06-21 |
Family
ID=11817623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012876A Expired - Fee Related JPH0759058B2 (ja) | 1986-01-23 | 1986-01-23 | マルチ画面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759058B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2506415B2 (ja) * | 1988-07-29 | 1996-06-12 | 富士写真フイルム株式会社 | カメラ一体型ｖｔｒおよびビデオカメラ |
| KR20020040303A (ko) * | 2000-11-24 | 2002-05-30 | 구자홍 | 티브이의 부화면 처리장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205080A (ja) * | 1985-03-08 | 1986-09-11 | Sharp Corp | 静止画装置 |
-
1986
- 1986-01-23 JP JP61012876A patent/JPH0759058B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205080A (ja) * | 1985-03-08 | 1986-09-11 | Sharp Corp | 静止画装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171283A (ja) | 1987-07-28 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |