JPS646486B2 - - Google Patents
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- JPS646486B2 JPS646486B2 JP57130245A JP13024582A JPS646486B2 JP S646486 B2 JPS646486 B2 JP S646486B2 JP 57130245 A JP57130245 A JP 57130245A JP 13024582 A JP13024582 A JP 13024582A JP S646486 B2 JPS646486 B2 JP S646486B2
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- 238000004040 coloring Methods 0.000 description 11
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Digital Computer Display Output (AREA)
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
「発明の技術分野」
本発明はデジタルデータを中央処理装置
(CPU)の処理により、メモリに書き込むに際し
て、同一のアドレスバスを用いるにも拘らず、ア
ドレスデータの読み出しデータを対応する画像を
再生している期間にデータの書き込みをさせ、か
つデータの転送時間を軽減したデータ処理回路に
関する。
(CPU)の処理により、メモリに書き込むに際し
て、同一のアドレスバスを用いるにも拘らず、ア
ドレスデータの読み出しデータを対応する画像を
再生している期間にデータの書き込みをさせ、か
つデータの転送時間を軽減したデータ処理回路に
関する。
「発明の技術的背景」
CPUの処理によつて、メモリにデータを書き
込み、この書き込まれたデータを処理するシステ
ムとして、例えば文字多重放送があげられる。
込み、この書き込まれたデータを処理するシステ
ムとして、例えば文字多重放送があげられる。
文字多重放送は、テレビ映像信号の垂直帰線期
間にデジタル信号を多重して伝送し受信機に文字
や図形からなる画像情報を表示する放送システム
である。
間にデジタル信号を多重して伝送し受信機に文字
や図形からなる画像情報を表示する放送システム
である。
この文字多重放送では、垂直帰線期間に伝送さ
れた画像データをCPUを介して画像メモリに書
き込み、これを画面表示期間に読み出し再生画像
を得る。
れた画像データをCPUを介して画像メモリに書
き込み、これを画面表示期間に読み出し再生画像
を得る。
上記伝送された画像データは、従来、再生画面
上に伝送データに応じた画像が再生されていない
所謂、非表示期間に行なわれる。そして、画像の
表示期間には、上記画像メモリから画像データが
読み出され画像データが再生表示される。
上に伝送データに応じた画像が再生されていない
所謂、非表示期間に行なわれる。そして、画像の
表示期間には、上記画像メモリから画像データが
読み出され画像データが再生表示される。
この場合において、画像がカラー画像である場
合には、輝度信号に対応する画像データの他に色
信号情報が伝送される。
合には、輝度信号に対応する画像データの他に色
信号情報が伝送される。
ところで、再生画面の1頁分は通常、ブロツク
及びサブブロツクと呼ぶ表示区画で分割してあ
り、着色はこれらを単位として行なわれる。
及びサブブロツクと呼ぶ表示区画で分割してあ
り、着色はこれらを単位として行なわれる。
なお、再生画素は例えば横248、縦204の数に分
割されており、上記、着色の単位領域となるサブ
ブロツクは画素数8(横)×12(縦)の領域となつ
ている。
割されており、上記、着色の単位領域となるサブ
ブロツクは画素数8(横)×12(縦)の領域となつ
ている。
このサブブロツク毎に色を指定することによつ
て再生画像中の該当部分の着色指定がなされる。
て再生画像中の該当部分の着色指定がなされる。
このように再生画像を着色表示するには、輝度
信号に対応する画像データを保持する画像メモ
リ、上記サブブロツク領域に対する着色データを
保持する色メモリを有し、これらのメモリのデー
タをCPUによつてアクセスすることにより再生
画像を得る。
信号に対応する画像データを保持する画像メモ
リ、上記サブブロツク領域に対する着色データを
保持する色メモリを有し、これらのメモリのデー
タをCPUによつてアクセスすることにより再生
画像を得る。
この場合、メモリにデータを書き込むには、画
像データを映出しない非表示期間に行なわれる。
像データを映出しない非表示期間に行なわれる。
このため、画像データ、着色データの処理にあ
たつては、非表示期間、表示期間の判別、及びア
クセスのタイミングを規定することが必要とな
り、データの読み出し及び出き込みの転送効率が
悪くならざるを得ない。
たつては、非表示期間、表示期間の判別、及びア
クセスのタイミングを規定することが必要とな
り、データの読み出し及び出き込みの転送効率が
悪くならざるを得ない。
「背景技術の問題点」
即ち、従来、文字多重放送などの伝送画像デー
タを再生表示する際、CPUから画像メモリ、色
メモリにデータを転送するには、そのアクセスを
垂直帰線期間等の非表示期間を用いて行なつてい
た。
タを再生表示する際、CPUから画像メモリ、色
メモリにデータを転送するには、そのアクセスを
垂直帰線期間等の非表示期間を用いて行なつてい
た。
このため、CPUは非表示期間であることを検
出しなければならず、この為の検出手段が必要と
なるとともに、非表示期間にしかデータの転送が
行なえないため、データの転送速度が遅くならざ
るを得ないという問題がある。
出しなければならず、この為の検出手段が必要と
なるとともに、非表示期間にしかデータの転送が
行なえないため、データの転送速度が遅くならざ
るを得ないという問題がある。
また、画像メモリ、色メモリとしてDRAM(ダ
イナミツクラム)を用いた場合には、ロウアドレ
ス(RAS)、コラムアドレス(CAS)の2つにア
ドレスを分割してアドレス信号のアクセスを行な
うが、この際ロウアドレス、コラムアドレスをラ
ツチするRAS、CAS制御が必要となり、CPUと
DRAMを直結することは困難である。
イナミツクラム)を用いた場合には、ロウアドレ
ス(RAS)、コラムアドレス(CAS)の2つにア
ドレスを分割してアドレス信号のアクセスを行な
うが、この際ロウアドレス、コラムアドレスをラ
ツチするRAS、CAS制御が必要となり、CPUと
DRAMを直結することは困難である。
このため、アドレス信号を別のレジスタ等に格
納し、RAS、CASの判別制御信号と一緒にメモ
リに与えるのが一般である。
納し、RAS、CASの判別制御信号と一緒にメモ
リに与えるのが一般である。
この場合において、データをメモリに書き込ん
だり、メモリからデータを読み出すたびにアドレ
ス用レジスタにアドレスを転送しなければならな
い。
だり、メモリからデータを読み出すたびにアドレ
ス用レジスタにアドレスを転送しなければならな
い。
この結果、非表示時間にのみデータの転送が行
なわれることに加え、アドレスの転送効率が悪い
ことが重なり、データのアクセス時間が遅いとい
う難点が従来問題とされていた。
なわれることに加え、アドレスの転送効率が悪い
ことが重なり、データのアクセス時間が遅いとい
う難点が従来問題とされていた。
この従来の問題点を文字多重放送の場合を例に
して示すと、第1図に示すように、表示期間信号
(第1図a)をCPUによつて検出し、この間8/
5fsc(fsc色副搬送波の周波数)の周波数のクロツ
ク信号(第1図b)の4クロツク毎に着色データ
用ゲート信号(第1図c)、これとは逆位相の画
像データゲート信号(第1図d)を発生する。
して示すと、第1図に示すように、表示期間信号
(第1図a)をCPUによつて検出し、この間8/
5fsc(fsc色副搬送波の周波数)の周波数のクロツ
ク信号(第1図b)の4クロツク毎に着色データ
用ゲート信号(第1図c)、これとは逆位相の画
像データゲート信号(第1図d)を発生する。
これにより、表示期間(第1図a)のみ、画像
メモリ、及び色メモリから夫々画像データ、着色
データを読み出すアクセスを行ない画面表示を行
なう。
メモリ、及び色メモリから夫々画像データ、着色
データを読み出すアクセスを行ない画面表示を行
なう。
いいかえると、表示期間(第1図a)の間に
は、データの読み出しのみしか行なえず、画像デ
ータ、着色データのいずれも、メモリに書き込む
動作は行なわれない。
は、データの読み出しのみしか行なえず、画像デ
ータ、着色データのいずれも、メモリに書き込む
動作は行なわれない。
データの書き込みは、CPUが非表示期間を検
出した時にのみなされる。
出した時にのみなされる。
このようなデータのアクセスでは、データの書
き込みが非表示期間にのみ限られるので、データ
のアクセスに時間を要する問題がある。
き込みが非表示期間にのみ限られるので、データ
のアクセスに時間を要する問題がある。
「発明の目的」
この発明は上記の難点に対処すべくなされたも
ので文字多重放送等の画像データ等のデータを処
理するにあたり、データの書き込みを画像の非表
示期間に限ることなく、表示期間にもデータの書
き込みを可能とし、これによりデータの転送時間
を短縮することを目的とする。
ので文字多重放送等の画像データ等のデータを処
理するにあたり、データの書き込みを画像の非表
示期間に限ることなく、表示期間にもデータの書
き込みを可能とし、これによりデータの転送時間
を短縮することを目的とする。
更に、この発明は上位アドレス、下位アドレス
の切換制御をデータ毎に制御することなく、アド
レスの自動インクリメント動作を行ない、アドレ
ス指定のためのアクセス時間を短かくし、データ
の処理に関するデータの転送効率を向上すること
を目的とする。
の切換制御をデータ毎に制御することなく、アド
レスの自動インクリメント動作を行ない、アドレ
ス指定のためのアクセス時間を短かくし、データ
の処理に関するデータの転送効率を向上すること
を目的とする。
「発明の概要」
そこで、この発明では、画像の表示期間に着色
データゲート期間、画像データゲート期間の以外
にデータアクセス用ゲート期間を設け、表示期間
であるにも拘らず、上記アクセス用ゲート期間に
メモリに着色データ、画像データの書き込み等の
アクセスを可能とする。
データゲート期間、画像データゲート期間の以外
にデータアクセス用ゲート期間を設け、表示期間
であるにも拘らず、上記アクセス用ゲート期間に
メモリに着色データ、画像データの書き込み等の
アクセスを可能とする。
これにより、表示期間にデータの読み出し以外
のデータアクセスをCPUとメモリとの間で可能
とし、データのアクセス時間を短縮する。
のデータアクセスをCPUとメモリとの間で可能
とし、データのアクセス時間を短縮する。
また、アドレスの指定は先頭値アドレスを与え
ればデータを転送するたびにアドレスが自動的に
インクリメントされる構成とし、データのアクセ
ス時間を極力短縮する。
ればデータを転送するたびにアドレスが自動的に
インクリメントされる構成とし、データのアクセ
ス時間を極力短縮する。
「発明の実施例」
以下、図面を参照し、この発明を文字多重放送
の受信機に適用した場合の実施例を次に説明す
る。
の受信機に適用した場合の実施例を次に説明す
る。
一般に文字多重放送の表示画面は第2図に示す
ように構成されている。
ように構成されている。
即ち、同図に示すように画面の横方向には0〜
31(バツフア分も含む。)のXアドレスが付され、
縦方向には0〜215(バツフア分も含む。)のYア
ドレスが付されている。
31(バツフア分も含む。)のXアドレスが付され、
縦方向には0〜215(バツフア分も含む。)のYア
ドレスが付されている。
ここに示すYアドレスは1ライン毎のアドレス
であつて、画像データの縦方向の単位画素に対す
るアドレスである。
であつて、画像データの縦方向の単位画素に対す
るアドレスである。
また横方向には31×8=248に細分されるので
画像データの単位表示画素は、横方向には一ライ
ン分を248等分、縦方向には一ラインの太さの大
きさとなる。
画像データの単位表示画素は、横方向には一ライ
ン分を248等分、縦方向には一ラインの太さの大
きさとなる。
一方、着色データは第2図中の斜線部で示す領
域(サブブロツク)が単位着色領域となる。
域(サブブロツク)が単位着色領域となる。
従つて、着色データのYアドレスは、画像デー
タのYアドレスに対して12ラインを1単位とす
る。
タのYアドレスに対して12ラインを1単位とす
る。
ところで、第2図に示すような形態で再生画像
を構成すると、一画面分のデータは約8Kバイト
のデータで構成される。
を構成すると、一画面分のデータは約8Kバイト
のデータで構成される。
この場合、アドレスとしては13ビツト必要とな
る。
る。
ここでは、画像データ、着色データを蓄積する
メモリの16ビツトのアドレスは8ビツトずつを時
分割して行なう。
メモリの16ビツトのアドレスは8ビツトずつを時
分割して行なう。
上記したように一画面分のアドレスを指定する
には13bitで済むが、この実施例ではロウアドレ
ス(RAS)伝送するときに5ビツトのアドレス
信号にダミーとして3bit付加した8ビツトのデー
タを転送し、残る8ビツトのアドレス信号をカラ
ムアドレス(CAS)として転送を行なう。
には13bitで済むが、この実施例ではロウアドレ
ス(RAS)伝送するときに5ビツトのアドレス
信号にダミーとして3bit付加した8ビツトのデー
タを転送し、残る8ビツトのアドレス信号をカラ
ムアドレス(CAS)として転送を行なう。
上記した5ビツトのRAS信号は第2図に示す、
構成画面の横方向のXアドレス(0〜31)に対応
し、8ビツトのCAS信号は縦方向のYアドレス
(0〜215)に対応する。
構成画面の横方向のXアドレス(0〜31)に対応
し、8ビツトのCAS信号は縦方向のYアドレス
(0〜215)に対応する。
これらの構成画面に対するXアドレス、Yアド
レスの指定、即ちRAS信号、CAS信号の転送は
第3図に示すタイミングで行なわれ、着色信号に
対するアクセスを行なら着色データゲート信号、
これに引き続き発生する画像データゲート信号の
発生の後にアクセス用ゲート信号を発生させ、こ
の間にもデータのアクセスを可能とすることをこ
の発明の大きな特徴とする。
レスの指定、即ちRAS信号、CAS信号の転送は
第3図に示すタイミングで行なわれ、着色信号に
対するアクセスを行なら着色データゲート信号、
これに引き続き発生する画像データゲート信号の
発生の後にアクセス用ゲート信号を発生させ、こ
の間にもデータのアクセスを可能とすることをこ
の発明の大きな特徴とする。
上記第3図を用いてこの発明の概要を説明する
に、いま、表示期間(第3図a)にあつて、メモ
リよりデータを読み出し画像を表示しているもの
とする。
に、いま、表示期間(第3図a)にあつて、メモ
リよりデータを読み出し画像を表示しているもの
とする。
このとき、8/5fsc(fsc:色副搬送波周波数)
の周波数のクロツク(第3図b)の3クロツクの
間(T11)に、5ビツトのRASと8ビツトのCAS
信号としてのXアドレスの転送及び該当するアド
レスから着色データが読み出される(第3図c)。
の周波数のクロツク(第3図b)の3クロツクの
間(T11)に、5ビツトのRASと8ビツトのCAS
信号としてのXアドレスの転送及び該当するアド
レスから着色データが読み出される(第3図c)。
また、第3図cのT21で示す期間には、上記着
色データと同様にRAS、CAS信号により上位と
下位のアドレスが指定された後に画像データが読
み出される(第3図d)。
色データと同様にRAS、CAS信号により上位と
下位のアドレスが指定された後に画像データが読
み出される(第3図d)。
このように、上記第3図aに示す表示期間中の
1バイト期間(8/5fscの8クロツク分)の6ビ
ツト(6クロツク分)期間で着色デタ、画像デー
タの読み出しを完了する。
1バイト期間(8/5fscの8クロツク分)の6ビ
ツト(6クロツク分)期間で着色デタ、画像デー
タの読み出しを完了する。
この発明では、データの1バイト期中(8/
5fscの8クロツク分)の着色データ、画生データ
読み出し終了の2ビツト分(8/5fscの2クロツ
ク分)及び次の1バイト期間の開始後2ビツトの
4ビツト(8/5fscの4クロツク分)の期間にア
クセス用ゲート信号(第3図e)を設ける。
5fscの8クロツク分)の着色データ、画生データ
読み出し終了の2ビツト分(8/5fscの2クロツ
ク分)及び次の1バイト期間の開始後2ビツトの
4ビツト(8/5fscの4クロツク分)の期間にア
クセス用ゲート信号(第3図e)を設ける。
この表示期間(第3図a)の2バイト期間中
(8/5fscの16クロツク分)に4ビツトの期間を
設け、この期間に本来のデータの読み出し以外に
画像の重畳等の為に行なうデータの読み出し、或
はメモリへのデータの書き込みを可能とする。
(8/5fscの16クロツク分)に4ビツトの期間を
設け、この期間に本来のデータの読み出し以外に
画像の重畳等の為に行なうデータの読み出し、或
はメモリへのデータの書き込みを可能とする。
即ち、この発明では画像の非表示、表示期間の
区別をすることくデータの書き込み、また必要に
応じて読み出しを行なえることをその大きな特徴
とする。
区別をすることくデータの書き込み、また必要に
応じて読み出しを行なえることをその大きな特徴
とする。
第4図は、CPUとメモリとの間で、画像表示
期間であるか否かにかかわらずアクセスを可能に
するこの発明に係るデータ処理回路を示す。
期間であるか否かにかかわらずアクセスを可能に
するこの発明に係るデータ処理回路を示す。
図中100で示す部分はアドレスの制御部分で
あり、200で示す部分はデータのアクセスに関
係する部分である。
あり、200で示す部分はデータのアクセスに関
係する部分である。
また100で示すアドレス指定部分中、101
はデータの書き込み時のアドレスを制御する部分
であり、102はアドレスの値を自動インクリメ
ントする制御を行なう。
はデータの書き込み時のアドレスを制御する部分
であり、102はアドレスの値を自動インクリメ
ントする制御を行なう。
これと同様、データの読み出し時のアドレスは
103の部分で指定され、アドレス値の自動イン
クリメントの制御は104の部分で行なう。
103の部分で指定され、アドレス値の自動イン
クリメントの制御は104の部分で行なう。
第4図に示した回路によると、第3図eで示す
アクセス用ゲート期間に着色データ、画像データ
の書き込み、読み出しのいずれのアクセスをもな
し得る。
アクセス用ゲート期間に着色データ、画像データ
の書き込み、読み出しのいずれのアクセスをもな
し得る。
そして、アクセスすべきアドレスの値が自動的
にインクリメントすることにより、アドレスを変
更するのに要する時間をも短縮し得る。
にインクリメントすることにより、アドレスを変
更するのに要する時間をも短縮し得る。
即ち、データの書き込み或は読み出し毎にアド
レスの値が+1、または+32ずつインクリメント
されるアドレス値自動インクリメント動作を行な
う機能を有する。
レスの値が+1、または+32ずつインクリメント
されるアドレス値自動インクリメント動作を行な
う機能を有する。
このように、第4図に示す回路は、第3図eに
示すアクセス用ゲート期間に、(1)データの書き込
み、(2)データの読み出し、(3)アドレス値の自動イ
ンクリメントの機能を有する。
示すアクセス用ゲート期間に、(1)データの書き込
み、(2)データの読み出し、(3)アドレス値の自動イ
ンクリメントの機能を有する。
これらの夫々の動作につき、次に説明する。
(1) データの書き込み
第4図に示した回路において、CPUからメ
モリへのデータの転送、即ち、データの書き込
み動作について説明する。
モリへのデータの転送、即ち、データの書き込
み動作について説明する。
先ず、デタを書き込むOUT命令の実行によ
り、データを書き込むべきアドレスの先頭値
が、アドレスバスADを介して書き込み用アド
レスレジスタ1及び2に転送される。
り、データを書き込むべきアドレスの先頭値
が、アドレスバスADを介して書き込み用アド
レスレジスタ1及び2に転送される。
この場合、8Kバイトの1画面を構成する13
ビツトのアドレスのうち上述したように表示画
面の横方向に対応するXアドレスは1のレジス
タに転送され、表示画面の縦方向に対応するY
アドレスは2のレジスタに転送される。即ち、
レジスタ1に転送された8ビツト(5ビツト)
のアドレスは第2図に示すように構成画面の横
方向のアドレス(0〜31)に対応し、レジスタ
2に転送された8ビツトのラインアドレスは縦
方向のアドレス(0〜125)に対応する。
ビツトのアドレスのうち上述したように表示画
面の横方向に対応するXアドレスは1のレジス
タに転送され、表示画面の縦方向に対応するY
アドレスは2のレジスタに転送される。即ち、
レジスタ1に転送された8ビツト(5ビツト)
のアドレスは第2図に示すように構成画面の横
方向のアドレス(0〜31)に対応し、レジスタ
2に転送された8ビツトのラインアドレスは縦
方向のアドレス(0〜125)に対応する。
そして、画像メモリに書き込むべきデータは
上記アドレスバスAD(アドレス・データバス)
を介し、書き込み用データレジスタ3に転送さ
れる。
上記アドレスバスAD(アドレス・データバス)
を介し、書き込み用データレジスタ3に転送さ
れる。
この際、書き込み用データを転送したことを
示すパルスが、書き込み用データアクセスゲー
トフラツグ回路4に送られ、フラツグをセツト
する。
示すパルスが、書き込み用データアクセスゲー
トフラツグ回路4に送られ、フラツグをセツト
する。
この書き込み用データアクセスフラツグ回路
4で、フラツグがセツトされると、第3図fに
示す約2.8μs毎の信号AGF(Access Gate
Front)を用いて、書き込み用データアクセス
ゲート発生回路5に、書き込み用データアクセ
スゲート信号を得る。
4で、フラツグがセツトされると、第3図fに
示す約2.8μs毎の信号AGF(Access Gate
Front)を用いて、書き込み用データアクセス
ゲート発生回路5に、書き込み用データアクセ
スゲート信号を得る。
このように書き込み用データレジスタ3に転
送されたデータは、最初に到来したAGF信号
(第3図f,T41)より得た書き込み用データ
アクセス期間に指定アドレスに応じて画像メモ
リに格納される。
送されたデータは、最初に到来したAGF信号
(第3図f,T41)より得た書き込み用データ
アクセス期間に指定アドレスに応じて画像メモ
リに格納される。
そして、この格納されたデータは、上記書き
込み用データアクセスゲトフラツグ回路4、書
き込み用データアクセスゲート発生回路5によ
つて定められる。
込み用データアクセスゲトフラツグ回路4、書
き込み用データアクセスゲート発生回路5によ
つて定められる。
このようにしてCPUと画像メモリとのアク
セス期間(第3図fでT32に示す期間)に画像
メモリに書き込まれる。
セス期間(第3図fでT32に示す期間)に画像
メモリに書き込まれる。
尚、第3図中でGで示す信号1Pはアドレス
値を制御する信号であり、Hで示す信号は書き
込み用データアクセスゲート発生回路5をリセ
ツトする信号である。
値を制御する信号であり、Hで示す信号は書き
込み用データアクセスゲート発生回路5をリセ
ツトする信号である。
ここで、上記アクセス期間(第3図e)を規
定するのに関与する信号であるAGF信号(第
3図f)及びリセツト信号(第3図h)につい
て説明する。
定するのに関与する信号であるAGF信号(第
3図f)及びリセツト信号(第3図h)につい
て説明する。
第4図に示した回路では、画像の表示期間、
非表示期間の区別に拘らず、8/5fscのクロツ
ク信号の16クロツクの間に第3図eに示す1ア
クセス期間(データの2バイトにつき1アクセ
ス期間)を設ける。
非表示期間の区別に拘らず、8/5fscのクロツ
ク信号の16クロツクの間に第3図eに示す1ア
クセス期間(データの2バイトにつき1アクセ
ス期間)を設ける。
このアクセス期間は、第4図の書き込み用デ
ータアクセスゲート発生回路5に印加された
AGF信号とリセツトパルスに同期して発生す
る。
ータアクセスゲート発生回路5に印加された
AGF信号とリセツトパルスに同期して発生す
る。
前述の書き込み用データアクセスフラツグ回
路4及び書き込み用データアクセスゲート発生
回路5は第5図に示すように夫々D型フリツプ
フロツプで構成されている。
路4及び書き込み用データアクセスゲート発生
回路5は第5図に示すように夫々D型フリツプ
フロツプで構成されている。
上記D型フリツプフロツプ40,50の夫々
のD端子は一定電位に保たれており、D型フリ
ツプフロツプ40の出力Qはアンド回路51を
介してD型フリツプフロツプ50のクロツク端
子CKに接続される。
のD端子は一定電位に保たれており、D型フリ
ツプフロツプ40の出力Qはアンド回路51を
介してD型フリツプフロツプ50のクロツク端
子CKに接続される。
D型フリツプフロツプ40は、CPUからの
書き込み用データ転送パルスをクロツクとし、
その出力と次段のD型フリツプフロツプ50の
出力とのナンド演算をナンド回路41によつて
行なつた結果によつてリセツトされる。
書き込み用データ転送パルスをクロツクとし、
その出力と次段のD型フリツプフロツプ50の
出力とのナンド演算をナンド回路41によつて
行なつた結果によつてリセツトされる。
一方、D型フリツプフロツプ50は前段のD
型フリツプフロツプの出力とAGF信号とのア
ンド演算をアンド回路51によつて行なつた結
果をクロツクパルスとする。
型フリツプフロツプの出力とAGF信号とのア
ンド演算をアンド回路51によつて行なつた結
果をクロツクパルスとする。
いま、データを書き込むべき画像メモリのア
ドレが、CPUよりOUT命令で第4図に示す書
き込み用アドレスレジスタ1,2に転送される
と、この際、上記レジスタ1,2のポート番号
がアドレスデコーダによりデコードされ、
CPUの書き込み許可信号に相当するパルスが
指定したレジスタに与えられ、アドレスがレジ
スタ1,2に取り込まれる。
ドレが、CPUよりOUT命令で第4図に示す書
き込み用アドレスレジスタ1,2に転送される
と、この際、上記レジスタ1,2のポート番号
がアドレスデコーダによりデコードされ、
CPUの書き込み許可信号に相当するパルスが
指定したレジスタに与えられ、アドレスがレジ
スタ1,2に取り込まれる。
この後、画像メモリに書き込むべきデータが
書き込み用データレジスタ3に転送される。
書き込み用データレジスタ3に転送される。
この際、アドレスデコーダ(図示せず。)か
ら書き込み用データレジスタにデータ取り込み
のための書き込み用データ転送パルス(第6図
a)が第5図中の端子D1に送られる。
ら書き込み用データレジスタにデータ取り込み
のための書き込み用データ転送パルス(第6図
a)が第5図中の端子D1に送られる。
第5図の端子D1に書き込み用データ転送パ
ルス印加されると、D型フリツプフラツプ40
の出力端Qは“H”レベルになる。
ルス印加されると、D型フリツプフラツプ40
の出力端Qは“H”レベルになる。
この端子Qのレベルが“H”レベルの期間
(第6図b)に、AGF信号(第6図c)がアン
ド回路51に加えられると、D型フリツプフロ
ツプ50の出力端Qのレベルは“L”レベルか
ら“H”レベルに変化する(第6図d)。
(第6図b)に、AGF信号(第6図c)がアン
ド回路51に加えられると、D型フリツプフロ
ツプ50の出力端Qのレベルは“L”レベルか
ら“H”レベルに変化する(第6図d)。
このD型フリツプフロツプ50の出力のレベ
ルは、第6図eに示すアドレスのインクリメン
トに関与する信号1P(第6図e)から得たリ
セツトパルス(第6図f)が、D型フリツプフ
ロツプ50のリセツト端子に加わるまで“H”
レベルを維持する。
ルは、第6図eに示すアドレスのインクリメン
トに関与する信号1P(第6図e)から得たリ
セツトパルス(第6図f)が、D型フリツプフ
ロツプ50のリセツト端子に加わるまで“H”
レベルを維持する。
D型フリツプフロツプ50のリセツト端子に
リセツトパルスが加わると、その出力は、“H”
レベルから“L”レベルに変化する。
リセツトパルスが加わると、その出力は、“H”
レベルから“L”レベルに変化する。
この結果、書き込み用データアクセスゲート
発生回路5を構成するD型フリツプフロツプ5
0の出力端子にデータの書き込みアクセス期間
を規定する書き込み用アクセスゲート信号(第
6図d)を発生する。(尚、この書き込み用ア
クセスゲート信号(第6図d)は、第3図eに
示す信号と対応する。) AGF信号、信号1Pをもとにして得るリセ
ツトパルスをもとにD型フリツプフロツプ50
で発生させた書き込み用アクセスゲートのパル
ス幅は約700μsecで、この書き込み用アクセス
ゲート期間中に書き込み用アドレスレジスタ
1,2からMAバスを介してアドレスが画像メ
モリに転送されるとともに、データがMDバス
を介して、データの書き込みが行なわれる。
発生回路5を構成するD型フリツプフロツプ5
0の出力端子にデータの書き込みアクセス期間
を規定する書き込み用アクセスゲート信号(第
6図d)を発生する。(尚、この書き込み用ア
クセスゲート信号(第6図d)は、第3図eに
示す信号と対応する。) AGF信号、信号1Pをもとにして得るリセ
ツトパルスをもとにD型フリツプフロツプ50
で発生させた書き込み用アクセスゲートのパル
ス幅は約700μsecで、この書き込み用アクセス
ゲート期間中に書き込み用アドレスレジスタ
1,2からMAバスを介してアドレスが画像メ
モリに転送されるとともに、データがMDバス
を介して、データの書き込みが行なわれる。
(2) データの読み出し
次に、表示期間に、本来の表示のため以外に
データをCSUから読み出す動作について説明
する。
データをCSUから読み出す動作について説明
する。
メモリからのデータの読み出しも、書き込み
動作と略同様の動作を行なうが、読み出し動作
はアドレスが転送されれば、読み出してよい点
が書き込み動作とは異なる。
動作と略同様の動作を行なうが、読み出し動作
はアドレスが転送されれば、読み出してよい点
が書き込み動作とは異なる。
先ず、書き込み動作の場合と同様に、読み出
すべき画像メモリのアドレスは、OUT命令に
より、CPUを介して読み出し用バイトアドレ
スシフトレジスタ7、及び読み出し用ラインア
ドレスシフトレジスタ8にアドレスバスADを
介して転送される。
すべき画像メモリのアドレスは、OUT命令に
より、CPUを介して読み出し用バイトアドレ
スシフトレジスタ7、及び読み出し用ラインア
ドレスシフトレジスタ8にアドレスバスADを
介して転送される。
データの書き込みの場合と異なり、アドレス
が転送されれば、その直後にデータの読み出し
は可能となる。
が転送されれば、その直後にデータの読み出し
は可能となる。
データの読み出し時のアクセスゲート信号
(第3図e)を発生する読み出し用アクセスゲ
ートフラツグ回路9、読み出し用データアクセ
スゲート発生回路10は、第5図に示したデー
タ書き込みの場合のものと同様に構成されてい
る。
(第3図e)を発生する読み出し用アクセスゲ
ートフラツグ回路9、読み出し用データアクセ
スゲート発生回路10は、第5図に示したデー
タ書き込みの場合のものと同様に構成されてい
る。
いま、端子R1にCPUから読み出し用ライン
アドレス転送パルスが印加されると、このパル
スの後縁で読み出し用アクセスゲートフラツグ
回路9を構成するD型フリツプフロツプの出力
Qの出力が“H”レベルとなり、画像メモリか
らのデータの読み出しが許可される状態にな
る。
アドレス転送パルスが印加されると、このパル
スの後縁で読み出し用アクセスゲートフラツグ
回路9を構成するD型フリツプフロツプの出力
Qの出力が“H”レベルとなり、画像メモリか
らのデータの読み出しが許可される状態にな
る。
このように、読み出し用アクセスゲートフラ
ツグ回路9の出力が“H”にセツトされると、
書き込み時と同様前述のAGF、1P信号(第
6図参照。)を用いて形成したリセツトパルス
が読み出し用アクセスゲート発生回路10に加
えられる。
ツグ回路9の出力が“H”にセツトされると、
書き込み時と同様前述のAGF、1P信号(第
6図参照。)を用いて形成したリセツトパルス
が読み出し用アクセスゲート発生回路10に加
えられる。
これにより、上記読み出し用アクセスゲート
発生回路10の出力に読み出し用のアクセスゲ
ート信号を発生する。
発生回路10の出力に読み出し用のアクセスゲ
ート信号を発生する。
このようにして得たアクセスゲート期間にア
ドレスバスにアドレスが供給され、読み出し用
データレジスタ11に画像メモリより読み出す
べきデータがデータバスを通じて転送される。
ドレスバスにアドレスが供給され、読み出し用
データレジスタ11に画像メモリより読み出す
べきデータがデータバスを通じて転送される。
そして、CPUのIN命令により、データが
ADバスを介してCPUに読み込まれるという動
作を行なう。
ADバスを介してCPUに読み込まれるという動
作を行なう。
この場合のIN命令は、第4図中の端子R2に
印加される読み出し用データ転送パルスに相当
する。
印加される読み出し用データ転送パルスに相当
する。
このようにしてCPUにデータが読み込まれ
れば、次のデータを画像メモリより上記読み出
し用データレジスタ11に読み出すため、上記
端子R2に読み出し用データ転送パルスが印加
されて、読み出し用アクセスゲートフラツグ回
路9の出力が再び“H”レベルとなり、次のデ
ータの読み出しが可能となりデータの読み出し
を継続する。
れば、次のデータを画像メモリより上記読み出
し用データレジスタ11に読み出すため、上記
端子R2に読み出し用データ転送パルスが印加
されて、読み出し用アクセスゲートフラツグ回
路9の出力が再び“H”レベルとなり、次のデ
ータの読み出しが可能となりデータの読み出し
を継続する。
(3) アドレスの自動インクリメント
上述のように、第3図eに示すアクセスゲー
ト期間に、データの書き込み或は読み出しが行
なわれるが、このアクセス毎のアドレスの変更
はデータの転送効率を良くするため、この実施
例ではアドレス値を自動的にインクリメントす
る。
ト期間に、データの書き込み或は読み出しが行
なわれるが、このアクセス毎のアドレスの変更
はデータの転送効率を良くするため、この実施
例ではアドレス値を自動的にインクリメントす
る。
このようなアドレスの自動インクリメント
は、第2図に示した構成画面の細分に応じてな
される。
は、第2図に示した構成画面の細分に応じてな
される。
第2図に示されるように、この実施例ではX
アドレス方向には32バイト分の画素に細分して
あるので、Xアドレスの値を固定し、Yアドレ
ス(縦方向)の値を+1ずつ増すと縦方向(Y
方向)に対応するアドレスの変更が行なわれ
る。
アドレス方向には32バイト分の画素に細分して
あるので、Xアドレスの値を固定し、Yアドレ
ス(縦方向)の値を+1ずつ増すと縦方向(Y
方向)に対応するアドレスの変更が行なわれ
る。
一方Yアドレスを固定し、横方向であるXア
ドレス(バイトアドレス)の値を+1ずつ増す
と、横方向に対応するアドレスの変更が行なわ
れる。
ドレス(バイトアドレス)の値を+1ずつ増す
と、横方向に対応するアドレスの変更が行なわ
れる。
即ち、第2図に示した構成画面で、横方向に
クセスするデータを選択するにはYアドレスを
固定し、Xアドレスを+1ずつ増加すればよ
い。
クセスするデータを選択するにはYアドレスを
固定し、Xアドレスを+1ずつ増加すればよ
い。
また、縦方向にデータを選択するには、Xア
ドレスを固定し、Yアドレスを+1ずつ増加さ
せればよい。
ドレスを固定し、Yアドレスを+1ずつ増加さ
せればよい。
尚、Yアドレスを+1ずつ増加することは、
X方向に画素を32に分割しているので、アドレ
ス全体としてみればその値は+32ずつインクリ
メントすることに対応する。
X方向に画素を32に分割しているので、アドレ
ス全体としてみればその値は+32ずつインクリ
メントすることに対応する。
このようなアドレス値の変更に従がい、アク
セスされるデータが変化するが、Xアドレスの
アドレス値を変化させる書き込み用バイトアド
レスシフトレジスタ1、読み出し用バイトアド
レスシフトレジスタ7には8ビツトのシフトレ
ジスタを用いている。
セスされるデータが変化するが、Xアドレスの
アドレス値を変化させる書き込み用バイトアド
レスシフトレジスタ1、読み出し用バイトアド
レスシフトレジスタ7には8ビツトのシフトレ
ジスタを用いている。
このためXアドレスのアドレス値を変更する
には、パルスが8個必要となる。
には、パルスが8個必要となる。
即ち、X方向のアドレスの値を変更するには
8個のパルス列を要する。
8個のパルス列を要する。
このパルス列は、上記アクセスゲート信号
(第3図e)の後縁部を規定する書き込み用ア
クセスゲート発生回路5、読み出し用アクセス
ゲート発生回路10をリセツトするリセツト信
号(第3図h)の直後に必要となる。
(第3図e)の後縁部を規定する書き込み用ア
クセスゲート発生回路5、読み出し用アクセス
ゲート発生回路10をリセツトするリセツト信
号(第3図h)の直後に必要となる。
いいかえると、第3図に示したアクセスゲー
ト信号期間(第3図e)に所定のアクセスが終
了した後、次にアクセスするデータのアドレス
のアドレス値を設定できるように、上記リセツ
トパルス(第3図h)の到来とともにXアドレ
スを変更するための上記パルス列を発生させ
る。
ト信号期間(第3図e)に所定のアクセスが終
了した後、次にアクセスするデータのアドレス
のアドレス値を設定できるように、上記リセツ
トパルス(第3図h)の到来とともにXアドレ
スを変更するための上記パルス列を発生させ
る。
このことは、データの書き込み、データの読
み出しのいずれの場合でも同様である。
み出しのいずれの場合でも同様である。
このようにアドレス値を変更するには、
(1) アクセスゲート信号の発生を検知し、Xアド
レスの変更に必要な上記8/5fscの周波数を有
するパルスのパルス列の発生。
レスの変更に必要な上記8/5fscの周波数を有
するパルスのパルス列の発生。
(2) アドレス値を変えるためのパルス1Pの発
生。
生。
の2つの動作が必要とされる。
これらの動作を行なうのが、第4図中に示した
パルス列発生回路6であり、このパルス列発生回
路6の詳細を第7図に示すとともに第8図にその
タイミングチヤートを示し、その説明を行なう。
パルス列発生回路6であり、このパルス列発生回
路6の詳細を第7図に示すとともに第8図にその
タイミングチヤートを示し、その説明を行なう。
先ず、アクセスゲート信号の期間の規定するに
供するリセツトパルス(第3図h)を発生させる
もとのパルス1Pは、8/5fscの周波数で発振す
る発振器(図示せず。)の出力から1Pパルス発
生回路30によつて発生し、パルス列発生回路6
の端子P1に加えられる。
供するリセツトパルス(第3図h)を発生させる
もとのパルス1Pは、8/5fscの周波数で発振す
る発振器(図示せず。)の出力から1Pパルス発
生回路30によつて発生し、パルス列発生回路6
の端子P1に加えられる。
上記1Pパルス発生回路30では、8/5fscの
クロツク(第8図a)の最初のパルスから16ビツ
ト毎に発生する(第8図b)。
クロツク(第8図a)の最初のパルスから16ビツ
ト毎に発生する(第8図b)。
この信号1Pは、書き込み用アクセスゲート発
生回路5、読み出し用アクセスゲート発生回路1
0で発生して夫々端子P2,P3を介して第7図に
示すパルス列発生回路6に加えられたアクセスゲ
ート信号の信号期間の後縁部を規定するリセツト
パルス(第8図c)を発生するのに用いられる。
生回路5、読み出し用アクセスゲート発生回路1
0で発生して夫々端子P2,P3を介して第7図に
示すパルス列発生回路6に加えられたアクセスゲ
ート信号の信号期間の後縁部を規定するリセツト
パルス(第8図c)を発生するのに用いられる。
即ち、第7図に示すシフトレジスタ29の入力
端SIには、上記端子P2,P3に印加されたアクセ
スゲート信号(第8図e,d)と、上記信号1P
(第8図b)とのアンド回路20による論理積の
結果(第8図f)が印加される。
端SIには、上記端子P2,P3に印加されたアクセ
スゲート信号(第8図e,d)と、上記信号1P
(第8図b)とのアンド回路20による論理積の
結果(第8図f)が印加される。
上記シフトレジスタ29のクロツク端子CKに
は端子P4を介して8/5fscのクロツク(第8図
a)が加えられており、このため上記シフトレジ
スタ29の初段の出力端子Q1側の端子P5には、
上記書き込み用アクセスゲート発生回路5、読み
出し用アクセスゲート発生回路10をリセツトす
るリセツトパルス(第5図f、第8図c)を発生
する。
は端子P4を介して8/5fscのクロツク(第8図
a)が加えられており、このため上記シフトレジ
スタ29の初段の出力端子Q1側の端子P5には、
上記書き込み用アクセスゲート発生回路5、読み
出し用アクセスゲート発生回路10をリセツトす
るリセツトパルス(第5図f、第8図c)を発生
する。
これにより、アクセスゲート期間(第8図d,
e)の後縁部が決められ、アクセスゲート期間が
定まる。
e)の後縁部が決められ、アクセスゲート期間が
定まる。
このように、第7図に示すパルス列発生回路6
は、リセツトパルスを発生してデータの書き込
み、読み出しのクセス期間を定める以外に、次に
アクセスするデータに対するアドレスを自動的に
インクリメントするためのパルス列を発生する機
能を有する。
は、リセツトパルスを発生してデータの書き込
み、読み出しのクセス期間を定める以外に、次に
アクセスするデータに対するアドレスを自動的に
インクリメントするためのパルス列を発生する機
能を有する。
このパルス列は、上記書き込み用アクセスゲー
ト(第8図d)、読み出し用アクセスゲート(第
8図e)に対応(第8図g,h)して発生させる
必要がある。
ト(第8図d)、読み出し用アクセスゲート(第
8図e)に対応(第8図g,h)して発生させる
必要がある。
先ず、画像データの読み出し時におけるアドレ
ス変更のためのパルス列発生について述べる。
ス変更のためのパルス列発生について述べる。
読み出し用アクセスゲート(第8図e)が発生
し、こと信号1P1(第8図b)との論理積演算を
行なうアンド回路20の出力(第8図f)は、D
型フリツプフロツプ21のデータ端子Dに加えら
れる。
し、こと信号1P1(第8図b)との論理積演算を
行なうアンド回路20の出力(第8図f)は、D
型フリツプフロツプ21のデータ端子Dに加えら
れる。
このD型フリツプフロツプ21のクロツク端子
CKには、上記8/5fscのクロツク(第8図a)
の位相を反転したものが加えられているので、そ
の出力端子Qにはパルス1P1を8/5fscの半クロ
ツク分遅延した信号を得る。
CKには、上記8/5fscのクロツク(第8図a)
の位相を反転したものが加えられているので、そ
の出力端子Qにはパルス1P1を8/5fscの半クロ
ツク分遅延した信号を得る。
そしてこの信号(第8図i)は、端子P2に加
えられる読み出し用アクセスゲート信号(第8図
e)とアンド回路22で論理積演算され、上記ア
ンド回路22の出力(第8図j)はRSフリツプ
フロツプ23のセツト信号として用いられる。
えられる読み出し用アクセスゲート信号(第8図
e)とアンド回路22で論理積演算され、上記ア
ンド回路22の出力(第8図j)はRSフリツプ
フロツプ23のセツト信号として用いられる。
また上記シフトレジスタ29は8ビツト構成
で、その最終段出力Q8はアンド回路28の一方
入力端に接続され、上記アンド回路28の他方入
力端には上記8/5fscのクロツクが印加されてい
る。
で、その最終段出力Q8はアンド回路28の一方
入力端に接続され、上記アンド回路28の他方入
力端には上記8/5fscのクロツクが印加されてい
る。
このため上記アンド回路28の出力は、第8図
kのようになり、この信号は上記RSフリツプフ
ロツプ23のリセツト信号として用いられる。
kのようになり、この信号は上記RSフリツプフ
ロツプ23のリセツト信号として用いられる。
従つて上記RSフリツプフロツプ23は、第8
図jに示すアンド回路22の出力信号でセツトさ
れ、第8図kに示すアンド回路28の出力信号で
リセツトされる。
図jに示すアンド回路22の出力信号でセツトさ
れ、第8図kに示すアンド回路28の出力信号で
リセツトされる。
これにより、上記RSフリツプフロツプ23の
出力には第8図lに示すようなゲート信号を得
る。
出力には第8図lに示すようなゲート信号を得
る。
このゲート信号(第8図l)はアンド回路24
の一方入力端に加えられ、その他方入力端には上
記8/5fscのクロツクが加えられている。
の一方入力端に加えられ、その他方入力端には上
記8/5fscのクロツクが加えられている。
この結果、上記アンド回路24の出力(端子
P6)には、読み出し用アクセスゲート期間の直
後に8/5fscのクロツクを8クロツク分だけ発生
する。
P6)には、読み出し用アクセスゲート期間の直
後に8/5fscのクロツクを8クロツク分だけ発生
する。
この端子P6に得たパルス列は、第4図に示す
1ビツト全加算器12とクロツク切換え回路14
に加わる。
1ビツト全加算器12とクロツク切換え回路14
に加わる。
また、1ビツト全加算器12には、上記信号1
Pが加えられており、加算される被加算データは
被加算データ切換え回路14によつて制御され
る。
Pが加えられており、加算される被加算データは
被加算データ切換え回路14によつて制御され
る。
即ち、第2図に示した構成図面で、アドレス値
を+32インクリメントしてY方向のアドレスを変
更する場合には、8ビツト構成の読み出し用ライ
ンアドレスシフトレジスタ8の値を変更する必要
がある。
を+32インクリメントしてY方向のアドレスを変
更する場合には、8ビツト構成の読み出し用ライ
ンアドレスシフトレジスタ8の値を変更する必要
がある。
いま、パルス列発生回路6の端子P6に第8図
gに示したパルス列を得ると、これを読み出し用
ラインアドレスシフトレジスタ8に加える制御を
クロツク切換え回路13で制御する。
gに示したパルス列を得ると、これを読み出し用
ラインアドレスシフトレジスタ8に加える制御を
クロツク切換え回路13で制御する。
上記読み出し用シフトレジスタ8にパルス列
(第8図g)が加わると、上記読み出し用ライン
アドレスレジスタ8の値は+1だけ増加する。
(第8図g)が加わると、上記読み出し用ライン
アドレスレジスタ8の値は+1だけ増加する。
この増加は、被加算データ切換え回路14の作
用により上位アドレスのみが増加し、上位アドレ
スのアドレス値が1だけ増加されるが、全体とし
ては+32だけアドレス値がインクリメントされ
る。
用により上位アドレスのみが増加し、上位アドレ
スのアドレス値が1だけ増加されるが、全体とし
ては+32だけアドレス値がインクリメントされ
る。
このように上記パルス列が読み出し用ラインア
ドレスシフトレジスタ8に加わると、以前のYア
ドレスに上記1ビツト全加算器12で+1加えら
れ、読み出し用ラインアドレスシフトレジスタ8
のアドレス値が、次にアクセスすべきデータのア
ドレス値に設定される。
ドレスシフトレジスタ8に加わると、以前のYア
ドレスに上記1ビツト全加算器12で+1加えら
れ、読み出し用ラインアドレスシフトレジスタ8
のアドレス値が、次にアクセスすべきデータのア
ドレス値に設定される。
このようにして、縦方向に順次、新たにアクセ
スすべきデータのアドレス値を設定する。
スすべきデータのアドレス値を設定する。
次に、X方向のアドレスを変更する場合につい
て述べると、この場合には、上記パルス列(第8
図h)は、クロツク切換回路13のこの制御によ
り、読み出し用バイトアドレスシフトレジスタ7
にのみ印加される。
て述べると、この場合には、上記パルス列(第8
図h)は、クロツク切換回路13のこの制御によ
り、読み出し用バイトアドレスシフトレジスタ7
にのみ印加される。
このため、読み出し用バイトアドレスシフトレ
ジスタ7の出力は+1だけ増加する。
ジスタ7の出力は+1だけ増加する。
これによつて+1だけインクリメントしたアド
レス値が上記読み出し用バイトアドレスシフトレ
ジスタ7にセツトする。
レス値が上記読み出し用バイトアドレスシフトレ
ジスタ7にセツトする。
これによりX方向のアドレスがインクリメント
する。
する。
このようにX、Yいずれの方向にも、CPUを
介することなくアドレス値を変更することがで
き、データの転送効率が向上される。
介することなくアドレス値を変更することがで
き、データの転送効率が向上される。
読み出し時のアドレスのインクリメントにつき
上したが、データの書き込み時においても同様に
アドレスの変更は、第7図中のアンド回路27の
出力のゲート期監(第8図m)にパルス列発生回
路6の端子P7に得られるパルス列(第8図h)
によつて行なわれる。
上したが、データの書き込み時においても同様に
アドレスの変更は、第7図中のアンド回路27の
出力のゲート期監(第8図m)にパルス列発生回
路6の端子P7に得られるパルス列(第8図h)
によつて行なわれる。
即ち、全加算器15、クロツク切換回路16、
被加算データ切換回路17により、読み出し時に
おける場合と同様、X方向、Y方向のアドレスが
インクリメントされ、次に書き込むべきデータの
アドレスが設定される。
被加算データ切換回路17により、読み出し時に
おける場合と同様、X方向、Y方向のアドレスが
インクリメントされ、次に書き込むべきデータの
アドレスが設定される。
このようにして変更したアドレスは、メモリア
ドレスバスを介してメモリに転され、当該データ
はメモリのデータバスを介しアクセスされる。
ドレスバスを介してメモリに転され、当該データ
はメモリのデータバスを介しアクセスされる。
尚、上記したアドレスの変更は、+1、或は+
32ずつのインクリメントであり、X方向、又はY
方向に順次、アドレスを変更するが、いずれのモ
ードでアドレス値のインクリメントを行なうか
は、加算モードレジスタ18,19によつて制御
する。
32ずつのインクリメントであり、X方向、又はY
方向に順次、アドレスを変更するが、いずれのモ
ードでアドレス値のインクリメントを行なうか
は、加算モードレジスタ18,19によつて制御
する。
「発明の効果」
このように、この発明によれば、表示すべきデ
ータを画像メモリから読み出している所謂表示期
間にあつても、データの書き込み或は直接表示以
外のためのデータの読み出しのアクセスを可能と
する。
ータを画像メモリから読み出している所謂表示期
間にあつても、データの書き込み或は直接表示以
外のためのデータの読み出しのアクセスを可能と
する。
これによりデータの書き込みのアクセスが非表
示期間に限られることはなくなり、データのアク
セス効率が向上される。
示期間に限られることはなくなり、データのアク
セス効率が向上される。
また、データをアクセスする際に、アドレスの
変更をアドレス毎にCPUを介して変更するので
はなく、先頭値アドレスのみを与えると自動的に
アドレスがインクリメントするので、データの処
理時間は更に短縮し得るデータ処理回路を提供す
るものである。
変更をアドレス毎にCPUを介して変更するので
はなく、先頭値アドレスのみを与えると自動的に
アドレスがインクリメントするので、データの処
理時間は更に短縮し得るデータ処理回路を提供す
るものである。
第1図は、従来のデータ処理回路の動作を説明
するための波形図、第2図はデータ処理回路によ
つて表示される表示画面の構成を説明するための
説明図、第3図はこの発明に係るデータ処理回路
によるデータ処理動作のタイミングを説明するた
めの波形図、第4図はこの発明に係るデータ処理
回路の一実施例を示す回路図、第5図及び第7図
は第4図に示す回路の詳細を示す回路図、第6図
及び第8図はこの発明に係るデータ処理回路の動
作を説明するためのタイミング関係を示す波形図
である。 3……書き込み用データレジスタ、11……読
み出し用データレジスタ、4,5……書き込み用
アクセスゲート信号発生手段、9,10……読み
出し用アクセスゲート信号発生手段、5,6,1
0……データアクセスゲート信号発生手段。
するための波形図、第2図はデータ処理回路によ
つて表示される表示画面の構成を説明するための
説明図、第3図はこの発明に係るデータ処理回路
によるデータ処理動作のタイミングを説明するた
めの波形図、第4図はこの発明に係るデータ処理
回路の一実施例を示す回路図、第5図及び第7図
は第4図に示す回路の詳細を示す回路図、第6図
及び第8図はこの発明に係るデータ処理回路の動
作を説明するためのタイミング関係を示す波形図
である。 3……書き込み用データレジスタ、11……読
み出し用データレジスタ、4,5……書き込み用
アクセスゲート信号発生手段、9,10……読み
出し用アクセスゲート信号発生手段、5,6,1
0……データアクセスゲート信号発生手段。
Claims (1)
- 【特許請求の範囲】 1 表示すべきデータをCPUを介して格納する
画像メモリと、 この画像メモリの画像データをデコードして映
出する表示デコーダと、 前記画像メモリに書き込むべきデータを置数す
る書き込み用データレジスタと、 前記書き込みデータのアドレスを置数する書き
込み用アドレスレジスタと、 前記画像メモリから読み出したデータを置数す
る読出し用データレジスタと、 前記読出しデータのアドレスを置数する読出し
用アドレスレジスタと、 前記画像メモリから前記表示デコーダに映出す
べきデータを第1及び第2のデータ読み出しゲー
ト期間に転送する際、前記第1の読み出しゲート
信号の後、前記CPUから前記書き込み用データ
レジスタへのデータの転送、又は前記読出し用ア
ドレスレジスタにアドレスが転送されたこと或
は、前記読み出し用データレジスタのデータが前
記CPUに読み込まれたことのいずれかを検出し
て前記第1のデータ読出しゲート信号と前記第2
のデータ読出し信号期間内に、前記書き込み用レ
ジスタ或は前記読出し用レジスタに対してデータ
制御を行なうデータアクセス信号を発生する手段
とを少なくとも具備し、 前記画像メモリと前記表示デコーダ間のデータ
アクセスを行なう表示期間内にも、前記書き込み
用レジスタ或は読み出し用データレジスタに対し
てデータ制御を行なうことを特徴とするデータ処
理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57130245A JPS5922135A (ja) | 1982-07-28 | 1982-07-28 | デ−タ処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57130245A JPS5922135A (ja) | 1982-07-28 | 1982-07-28 | デ−タ処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5922135A JPS5922135A (ja) | 1984-02-04 |
JPS646486B2 true JPS646486B2 (ja) | 1989-02-03 |
Family
ID=15029604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57130245A Granted JPS5922135A (ja) | 1982-07-28 | 1982-07-28 | デ−タ処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5922135A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6330892A (ja) * | 1986-07-25 | 1988-02-09 | 富士通株式会社 | Crtコントロ−ラ |
-
1982
- 1982-07-28 JP JP57130245A patent/JPS5922135A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5922135A (ja) | 1984-02-04 |
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