JPS646486B2

JPS646486B2 -

Info

Publication number: JPS646486B2
Application number: JP57130245A
Authority: JP
Inventors: Shigenori Tokumitsu
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-28
Filing date: 1982-07-28
Publication date: 1989-02-03
Also published as: JPS5922135A

Description

【発明の詳細な説明】「発明の技術分野」本発明はデジタルデータを中央処理装置
（CPU）の処理により、メモリに書き込むに際し
て、同一のアドレスバスを用いるにも拘らず、ア
ドレスデータの読み出しデータを対応する画像を
再生している期間にデータの書き込みをさせ、か
つデータの転送時間を軽減したデータ処理回路に
関する。

「発明の技術的背景」 CPUの処理によつて、メモリにデータを書き
込み、この書き込まれたデータを処理するシステ
ムとして、例えば文字多重放送があげられる。

文字多重放送は、テレビ映像信号の垂直帰線期
間にデジタル信号を多重して伝送し受信機に文字
や図形からなる画像情報を表示する放送システム
である。

この文字多重放送では、垂直帰線期間に伝送さ
れた画像データをCPUを介して画像メモリに書
き込み、これを画面表示期間に読み出し再生画像
を得る。

上記伝送された画像データは、従来、再生画面
上に伝送データに応じた画像が再生されていない
所謂、非表示期間に行なわれる。そして、画像の
表示期間には、上記画像メモリから画像データが
読み出され画像データが再生表示される。

この場合において、画像がカラー画像である場
合には、輝度信号に対応する画像データの他に色
信号情報が伝送される。

ところで、再生画面の１頁分は通常、ブロツク
及びサブブロツクと呼ぶ表示区画で分割してあ
り、着色はこれらを単位として行なわれる。

なお、再生画素は例えば横248、縦204の数に分
割されており、上記、着色の単位領域となるサブ
ブロツクは画素数８（横）×12（縦）の領域となつ
ている。

このサブブロツク毎に色を指定することによつ
て再生画像中の該当部分の着色指定がなされる。

このように再生画像を着色表示するには、輝度
信号に対応する画像データを保持する画像メモ
リ、上記サブブロツク領域に対する着色データを
保持する色メモリを有し、これらのメモリのデー
タをCPUによつてアクセスすることにより再生
画像を得る。

この場合、メモリにデータを書き込むには、画
像データを映出しない非表示期間に行なわれる。

このため、画像データ、着色データの処理にあ
たつては、非表示期間、表示期間の判別、及びア
クセスのタイミングを規定することが必要とな
り、データの読み出し及び出き込みの転送効率が
悪くならざるを得ない。

「背景技術の問題点」即ち、従来、文字多重放送などの伝送画像デー
タを再生表示する際、CPUから画像メモリ、色
メモリにデータを転送するには、そのアクセスを
垂直帰線期間等の非表示期間を用いて行なつてい
た。

このため、CPUは非表示期間であることを検
出しなければならず、この為の検出手段が必要と
なるとともに、非表示期間にしかデータの転送が
行なえないため、データの転送速度が遅くならざ
るを得ないという問題がある。

また、画像メモリ、色メモリとしてDRAM（ダ
イナミツクラム）を用いた場合には、ロウアドレ
ス（RAS）、コラムアドレス（CAS）の２つにア
ドレスを分割してアドレス信号のアクセスを行な
うが、この際ロウアドレス、コラムアドレスをラ
ツチするRAS、CAS制御が必要となり、CPUと
DRAMを直結することは困難である。

このため、アドレス信号を別のレジスタ等に格
納し、RAS、CASの判別制御信号と一緒にメモ
リに与えるのが一般である。

この場合において、データをメモリに書き込ん
だり、メモリからデータを読み出すたびにアドレ
ス用レジスタにアドレスを転送しなければならな
い。

この結果、非表示時間にのみデータの転送が行
なわれることに加え、アドレスの転送効率が悪い
ことが重なり、データのアクセス時間が遅いとい
う難点が従来問題とされていた。

この従来の問題点を文字多重放送の場合を例に
して示すと、第１図に示すように、表示期間信号
（第１図ａ）をCPUによつて検出し、この間８／
5fsc（fsc色副搬送波の周波数）の周波数のクロツ
ク信号（第１図ｂ）の４クロツク毎に着色データ
用ゲート信号（第１図ｃ）、これとは逆位相の画
像データゲート信号（第１図ｄ）を発生する。

これにより、表示期間（第１図ａ）のみ、画像
メモリ、及び色メモリから夫々画像データ、着色
データを読み出すアクセスを行ない画面表示を行
なう。

いいかえると、表示期間（第１図ａ）の間に
は、データの読み出しのみしか行なえず、画像デ
ータ、着色データのいずれも、メモリに書き込む
動作は行なわれない。

データの書き込みは、CPUが非表示期間を検
出した時にのみなされる。

このようなデータのアクセスでは、データの書
き込みが非表示期間にのみ限られるので、データ
のアクセスに時間を要する問題がある。

「発明の目的」この発明は上記の難点に対処すべくなされたも
ので文字多重放送等の画像データ等のデータを処
理するにあたり、データの書き込みを画像の非表
示期間に限ることなく、表示期間にもデータの書
き込みを可能とし、これによりデータの転送時間
を短縮することを目的とする。

更に、この発明は上位アドレス、下位アドレス
の切換制御をデータ毎に制御することなく、アド
レスの自動インクリメント動作を行ない、アドレ
ス指定のためのアクセス時間を短かくし、データ
の処理に関するデータの転送効率を向上すること
を目的とする。

「発明の概要」そこで、この発明では、画像の表示期間に着色
データゲート期間、画像データゲート期間の以外
にデータアクセス用ゲート期間を設け、表示期間
であるにも拘らず、上記アクセス用ゲート期間に
メモリに着色データ、画像データの書き込み等の
アクセスを可能とする。

これにより、表示期間にデータの読み出し以外
のデータアクセスをCPUとメモリとの間で可能
とし、データのアクセス時間を短縮する。

また、アドレスの指定は先頭値アドレスを与え
ればデータを転送するたびにアドレスが自動的に
インクリメントされる構成とし、データのアクセ
ス時間を極力短縮する。

「発明の実施例」以下、図面を参照し、この発明を文字多重放送
の受信機に適用した場合の実施例を次に説明す
る。

一般に文字多重放送の表示画面は第２図に示す
ように構成されている。

即ち、同図に示すように画面の横方向には０〜
31（バツフア分も含む。）のＸアドレスが付され、
縦方向には０〜215（バツフア分も含む。）のＹア
ドレスが付されている。

ここに示すＹアドレスは１ライン毎のアドレス
であつて、画像データの縦方向の単位画素に対す
るアドレスである。

また横方向には31×８＝248に細分されるので
画像データの単位表示画素は、横方向には一ライ
ン分を248等分、縦方向には一ラインの太さの大
きさとなる。

一方、着色データは第２図中の斜線部で示す領
域（サブブロツク）が単位着色領域となる。

従つて、着色データのＹアドレスは、画像デー
タのＹアドレスに対して12ラインを１単位とす
る。

ところで、第２図に示すような形態で再生画像
を構成すると、一画面分のデータは約8Kバイト
のデータで構成される。

この場合、アドレスとしては13ビツト必要とな
る。

ここでは、画像データ、着色データを蓄積する
メモリの16ビツトのアドレスは８ビツトずつを時
分割して行なう。

上記したように一画面分のアドレスを指定する
には13bitで済むが、この実施例ではロウアドレ
ス（RAS）伝送するときに５ビツトのアドレス
信号にダミーとして3bit付加した８ビツトのデー
タを転送し、残る８ビツトのアドレス信号をカラ
ムアドレス（CAS）として転送を行なう。

上記した５ビツトのRAS信号は第２図に示す、
構成画面の横方向のＸアドレス（０〜31）に対応
し、８ビツトのCAS信号は縦方向のＹアドレス
（０〜215）に対応する。

これらの構成画面に対するＸアドレス、Ｙアド
レスの指定、即ちRAS信号、CAS信号の転送は
第３図に示すタイミングで行なわれ、着色信号に
対するアクセスを行なら着色データゲート信号、
これに引き続き発生する画像データゲート信号の
発生の後にアクセス用ゲート信号を発生させ、こ
の間にもデータのアクセスを可能とすることをこ
の発明の大きな特徴とする。

上記第３図を用いてこの発明の概要を説明する
に、いま、表示期間（第３図ａ）にあつて、メモ
リよりデータを読み出し画像を表示しているもの
とする。

このとき、８／5fsc（fsc：色副搬送波周波数）
の周波数のクロツク（第３図ｂ）の３クロツクの
間（T₁₁）に、５ビツトのRASと８ビツトのCAS
信号としてのＸアドレスの転送及び該当するアド
レスから着色データが読み出される（第３図ｃ）。

また、第３図ｃのT₂₁で示す期間には、上記着
色データと同様にRAS、CAS信号により上位と
下位のアドレスが指定された後に画像データが読
み出される（第３図ｄ）。

このように、上記第３図ａに示す表示期間中の
１バイト期間（８／5fscの８クロツク分）の６ビ
ツト（６クロツク分）期間で着色デタ、画像デー
タの読み出しを完了する。

この発明では、データの１バイト期中（８／
5fscの８クロツク分）の着色データ、画生データ
読み出し終了の２ビツト分（８／5fscの２クロツ
ク分）及び次の１バイト期間の開始後２ビツトの
４ビツト（８／5fscの４クロツク分）の期間にア
クセス用ゲート信号（第３図ｅ）を設ける。

この表示期間（第３図ａ）の２バイト期間中
（８／5fscの16クロツク分）に４ビツトの期間を
設け、この期間に本来のデータの読み出し以外に
画像の重畳等の為に行なうデータの読み出し、或
はメモリへのデータの書き込みを可能とする。

即ち、この発明では画像の非表示、表示期間の
区別をすることくデータの書き込み、また必要に
応じて読み出しを行なえることをその大きな特徴
とする。

第４図は、CPUとメモリとの間で、画像表示
期間であるか否かにかかわらずアクセスを可能に
するこの発明に係るデータ処理回路を示す。

図中１００で示す部分はアドレスの制御部分で
あり、２００で示す部分はデータのアクセスに関
係する部分である。

また１００で示すアドレス指定部分中、１０１
はデータの書き込み時のアドレスを制御する部分
であり、１０２はアドレスの値を自動インクリメ
ントする制御を行なう。

これと同様、データの読み出し時のアドレスは
１０３の部分で指定され、アドレス値の自動イン
クリメントの制御は１０４の部分で行なう。

第４図に示した回路によると、第３図ｅで示す
アクセス用ゲート期間に着色データ、画像データ
の書き込み、読み出しのいずれのアクセスをもな
し得る。

そして、アクセスすべきアドレスの値が自動的
にインクリメントすることにより、アドレスを変
更するのに要する時間をも短縮し得る。

即ち、データの書き込み或は読み出し毎にアド
レスの値が＋１、または＋32ずつインクリメント
されるアドレス値自動インクリメント動作を行な
う機能を有する。

このように、第４図に示す回路は、第３図ｅに
示すアクセス用ゲート期間に、(1)データの書き込
み、(2)データの読み出し、(3)アドレス値の自動イ
ンクリメントの機能を有する。

これらの夫々の動作につき、次に説明する。

(1) データの書き込み第４図に示した回路において、CPUからメ
モリへのデータの転送、即ち、データの書き込
み動作について説明する。

先ず、デタを書き込むOUT命令の実行によ
り、データを書き込むべきアドレスの先頭値
が、アドレスバスADを介して書き込み用アド
レスレジスタ１及び２に転送される。

この場合、8Kバイトの１画面を構成する13
ビツトのアドレスのうち上述したように表示画
面の横方向に対応するＸアドレスは１のレジス
タに転送され、表示画面の縦方向に対応するＹ
アドレスは２のレジスタに転送される。即ち、
レジスタ１に転送された８ビツト（５ビツト）
のアドレスは第２図に示すように構成画面の横
方向のアドレス（０〜31）に対応し、レジスタ
２に転送された８ビツトのラインアドレスは縦
方向のアドレス（０〜125）に対応する。

そして、画像メモリに書き込むべきデータは
上記アドレスバスAD（アドレス・データバス）
を介し、書き込み用データレジスタ３に転送さ
れる。

この際、書き込み用データを転送したことを
示すパルスが、書き込み用データアクセスゲー
トフラツグ回路４に送られ、フラツグをセツト
する。

この書き込み用データアクセスフラツグ回路
４で、フラツグがセツトされると、第３図ｆに
示す約2.8μs毎の信号AGF（Access Gate
Front）を用いて、書き込み用データアクセス
ゲート発生回路５に、書き込み用データアクセ
スゲート信号を得る。

このように書き込み用データレジスタ３に転
送されたデータは、最初に到来したAGF信号
（第３図ｆ，T₄₁）より得た書き込み用データ
アクセス期間に指定アドレスに応じて画像メモ
リに格納される。

そして、この格納されたデータは、上記書き
込み用データアクセスゲトフラツグ回路４、書
き込み用データアクセスゲート発生回路５によ
つて定められる。

このようにしてCPUと画像メモリとのアク
セス期間（第３図ｆでT₃₂に示す期間）に画像
メモリに書き込まれる。

尚、第３図中でＧで示す信号１Ｐはアドレス
値を制御する信号であり、Ｈで示す信号は書き
込み用データアクセスゲート発生回路５をリセ
ツトする信号である。

ここで、上記アクセス期間（第３図ｅ）を規
定するのに関与する信号であるAGF信号（第
３図ｆ）及びリセツト信号（第３図ｈ）につい
て説明する。

第４図に示した回路では、画像の表示期間、
非表示期間の区別に拘らず、８／5fscのクロツ
ク信号の16クロツクの間に第３図ｅに示す１ア
クセス期間（データの２バイトにつき１アクセ
ス期間）を設ける。

このアクセス期間は、第４図の書き込み用デ
ータアクセスゲート発生回路５に印加された
AGF信号とリセツトパルスに同期して発生す
る。

前述の書き込み用データアクセスフラツグ回
路４及び書き込み用データアクセスゲート発生
回路５は第５図に示すように夫々Ｄ型フリツプ
フロツプで構成されている。

上記Ｄ型フリツプフロツプ４０，５０の夫々
のＤ端子は一定電位に保たれており、Ｄ型フリ
ツプフロツプ４０の出力Ｑはアンド回路５１を
介してＤ型フリツプフロツプ５０のクロツク端
子CKに接続される。

Ｄ型フリツプフロツプ４０は、CPUからの
書き込み用データ転送パルスをクロツクとし、
その出力と次段のＤ型フリツプフロツプ５０の
出力とのナンド演算をナンド回路４１によつて
行なつた結果によつてリセツトされる。

一方、Ｄ型フリツプフロツプ５０は前段のＤ
型フリツプフロツプの出力とAGF信号とのア
ンド演算をアンド回路５１によつて行なつた結
果をクロツクパルスとする。

いま、データを書き込むべき画像メモリのア
ドレが、CPUよりOUT命令で第４図に示す書
き込み用アドレスレジスタ１，２に転送される
と、この際、上記レジスタ１，２のポート番号
がアドレスデコーダによりデコードされ、
CPUの書き込み許可信号に相当するパルスが
指定したレジスタに与えられ、アドレスがレジ
スタ１，２に取り込まれる。

この後、画像メモリに書き込むべきデータが
書き込み用データレジスタ３に転送される。

この際、アドレスデコーダ（図示せず。）か
ら書き込み用データレジスタにデータ取り込み
のための書き込み用データ転送パルス（第６図
ａ）が第５図中の端子D₁に送られる。

第５図の端子D₁に書き込み用データ転送パ
ルス印加されると、Ｄ型フリツプフラツプ４０
の出力端Ｑは“Ｈ”レベルになる。

この端子Ｑのレベルが“Ｈ”レベルの期間
（第６図ｂ）に、AGF信号（第６図ｃ）がアン
ド回路５１に加えられると、Ｄ型フリツプフロ
ツプ５０の出力端Ｑのレベルは“Ｌ”レベルか
ら“Ｈ”レベルに変化する（第６図ｄ）。

このＤ型フリツプフロツプ５０の出力のレベ
ルは、第６図ｅに示すアドレスのインクリメン
トに関与する信号１Ｐ（第６図ｅ）から得たリ
セツトパルス（第６図ｆ）が、Ｄ型フリツプフ
ロツプ５０のリセツト端子に加わるまで“Ｈ”
レベルを維持する。

Ｄ型フリツプフロツプ５０のリセツト端子に
リセツトパルスが加わると、その出力は、“Ｈ”
レベルから“Ｌ”レベルに変化する。

この結果、書き込み用データアクセスゲート
発生回路５を構成するＤ型フリツプフロツプ５
０の出力端子にデータの書き込みアクセス期間
を規定する書き込み用アクセスゲート信号（第
６図ｄ）を発生する。（尚、この書き込み用ア
クセスゲート信号（第６図ｄ）は、第３図ｅに
示す信号と対応する。） AGF信号、信号１Ｐをもとにして得るリセ
ツトパルスをもとにＤ型フリツプフロツプ５０
で発生させた書き込み用アクセスゲートのパル
ス幅は約700μsecで、この書き込み用アクセス
ゲート期間中に書き込み用アドレスレジスタ
１，２からMAバスを介してアドレスが画像メ
モリに転送されるとともに、データがMDバス
を介して、データの書き込みが行なわれる。

(2) データの読み出し次に、表示期間に、本来の表示のため以外に
データをCSUから読み出す動作について説明
する。

メモリからのデータの読み出しも、書き込み
動作と略同様の動作を行なうが、読み出し動作
はアドレスが転送されれば、読み出してよい点
が書き込み動作とは異なる。

先ず、書き込み動作の場合と同様に、読み出
すべき画像メモリのアドレスは、OUT命令に
より、CPUを介して読み出し用バイトアドレ
スシフトレジスタ７、及び読み出し用ラインア
ドレスシフトレジスタ８にアドレスバスADを
介して転送される。

データの書き込みの場合と異なり、アドレス
が転送されれば、その直後にデータの読み出し
は可能となる。

データの読み出し時のアクセスゲート信号
（第３図ｅ）を発生する読み出し用アクセスゲ
ートフラツグ回路９、読み出し用データアクセ
スゲート発生回路１０は、第５図に示したデー
タ書き込みの場合のものと同様に構成されてい
る。

いま、端子R₁にCPUから読み出し用ライン
アドレス転送パルスが印加されると、このパル
スの後縁で読み出し用アクセスゲートフラツグ
回路９を構成するＤ型フリツプフロツプの出力
Ｑの出力が“Ｈ”レベルとなり、画像メモリか
らのデータの読み出しが許可される状態にな
る。

このように、読み出し用アクセスゲートフラ
ツグ回路９の出力が“Ｈ”にセツトされると、
書き込み時と同様前述のAGF、１Ｐ信号（第
６図参照。）を用いて形成したリセツトパルス
が読み出し用アクセスゲート発生回路１０に加
えられる。

これにより、上記読み出し用アクセスゲート
発生回路１０の出力に読み出し用のアクセスゲ
ート信号を発生する。

このようにして得たアクセスゲート期間にア
ドレスバスにアドレスが供給され、読み出し用
データレジスタ１１に画像メモリより読み出す
べきデータがデータバスを通じて転送される。

そして、CPUのIN命令により、データが
ADバスを介してCPUに読み込まれるという動
作を行なう。

この場合のIN命令は、第４図中の端子R₂に
印加される読み出し用データ転送パルスに相当
する。

このようにしてCPUにデータが読み込まれ
れば、次のデータを画像メモリより上記読み出
し用データレジスタ１１に読み出すため、上記
端子R₂に読み出し用データ転送パルスが印加
されて、読み出し用アクセスゲートフラツグ回
路９の出力が再び“Ｈ”レベルとなり、次のデ
ータの読み出しが可能となりデータの読み出し
を継続する。

(3) アドレスの自動インクリメント上述のように、第３図ｅに示すアクセスゲー
ト期間に、データの書き込み或は読み出しが行
なわれるが、このアクセス毎のアドレスの変更
はデータの転送効率を良くするため、この実施
例ではアドレス値を自動的にインクリメントす
る。

このようなアドレスの自動インクリメント
は、第２図に示した構成画面の細分に応じてな
される。

第２図に示されるように、この実施例ではＸ
アドレス方向には32バイト分の画素に細分して
あるので、Ｘアドレスの値を固定し、Ｙアドレ
ス（縦方向）の値を＋１ずつ増すと縦方向（Ｙ
方向）に対応するアドレスの変更が行なわれ
る。

一方Ｙアドレスを固定し、横方向であるＸア
ドレス（バイトアドレス）の値を＋１ずつ増す
と、横方向に対応するアドレスの変更が行なわ
れる。

即ち、第２図に示した構成画面で、横方向に
クセスするデータを選択するにはＹアドレスを
固定し、Ｘアドレスを＋１ずつ増加すればよ
い。

また、縦方向にデータを選択するには、Ｘア
ドレスを固定し、Ｙアドレスを＋１ずつ増加さ
せればよい。

尚、Ｙアドレスを＋１ずつ増加することは、
Ｘ方向に画素を32に分割しているので、アドレ
ス全体としてみればその値は＋32ずつインクリ
メントすることに対応する。

このようなアドレス値の変更に従がい、アク
セスされるデータが変化するが、Ｘアドレスの
アドレス値を変化させる書き込み用バイトアド
レスシフトレジスタ１、読み出し用バイトアド
レスシフトレジスタ７には８ビツトのシフトレ
ジスタを用いている。

このためＸアドレスのアドレス値を変更する
には、パルスが８個必要となる。

即ち、Ｘ方向のアドレスの値を変更するには
８個のパルス列を要する。

このパルス列は、上記アクセスゲート信号
（第３図ｅ）の後縁部を規定する書き込み用ア
クセスゲート発生回路５、読み出し用アクセス
ゲート発生回路１０をリセツトするリセツト信
号（第３図ｈ）の直後に必要となる。

いいかえると、第３図に示したアクセスゲー
ト信号期間（第３図ｅ）に所定のアクセスが終
了した後、次にアクセスするデータのアドレス
のアドレス値を設定できるように、上記リセツ
トパルス（第３図ｈ）の到来とともにＸアドレ
スを変更するための上記パルス列を発生させ
る。

このことは、データの書き込み、データの読
み出しのいずれの場合でも同様である。

このようにアドレス値を変更するには、 (1) アクセスゲート信号の発生を検知し、Ｘアド
レスの変更に必要な上記８／5fscの周波数を有
するパルスのパルス列の発生。

(2) アドレス値を変えるためのパルス１Ｐの発
生。

の２つの動作が必要とされる。

これらの動作を行なうのが、第４図中に示した
パルス列発生回路６であり、このパルス列発生回
路６の詳細を第７図に示すとともに第８図にその
タイミングチヤートを示し、その説明を行なう。

先ず、アクセスゲート信号の期間の規定するに
供するリセツトパルス（第３図ｈ）を発生させる
もとのパルス１Ｐは、８／5fscの周波数で発振す
る発振器（図示せず。）の出力から１Ｐパルス発
生回路３０によつて発生し、パルス列発生回路６
の端子P₁に加えられる。

上記１Ｐパルス発生回路３０では、８／5fscの
クロツク（第８図ａ）の最初のパルスから16ビツ
ト毎に発生する（第８図ｂ）。

この信号１Ｐは、書き込み用アクセスゲート発
生回路５、読み出し用アクセスゲート発生回路１
０で発生して夫々端子P₂，P₃を介して第７図に
示すパルス列発生回路６に加えられたアクセスゲ
ート信号の信号期間の後縁部を規定するリセツト
パルス（第８図ｃ）を発生するのに用いられる。

即ち、第７図に示すシフトレジスタ２９の入力
端SIには、上記端子P₂，P₃に印加されたアクセ
スゲート信号（第８図ｅ，ｄ）と、上記信号１Ｐ
（第８図ｂ）とのアンド回路２０による論理積の
結果（第８図ｆ）が印加される。

上記シフトレジスタ２９のクロツク端子CKに
は端子P₄を介して８／5fscのクロツク（第８図
ａ）が加えられており、このため上記シフトレジ
スタ２９の初段の出力端子Q₁側の端子P₅には、
上記書き込み用アクセスゲート発生回路５、読み
出し用アクセスゲート発生回路１０をリセツトす
るリセツトパルス（第５図ｆ、第８図ｃ）を発生
する。

これにより、アクセスゲート期間（第８図ｄ，
ｅ）の後縁部が決められ、アクセスゲート期間が
定まる。

このように、第７図に示すパルス列発生回路６
は、リセツトパルスを発生してデータの書き込
み、読み出しのクセス期間を定める以外に、次に
アクセスするデータに対するアドレスを自動的に
インクリメントするためのパルス列を発生する機
能を有する。

このパルス列は、上記書き込み用アクセスゲー
ト（第８図ｄ）、読み出し用アクセスゲート（第
８図ｅ）に対応（第８図ｇ，ｈ）して発生させる
必要がある。

先ず、画像データの読み出し時におけるアドレ
ス変更のためのパルス列発生について述べる。

読み出し用アクセスゲート（第８図ｅ）が発生
し、こと信号１P₁（第８図ｂ）との論理積演算を
行なうアンド回路２０の出力（第８図ｆ）は、Ｄ
型フリツプフロツプ２１のデータ端子Ｄに加えら
れる。

このＤ型フリツプフロツプ２１のクロツク端子
CKには、上記８／5fscのクロツク（第８図ａ）
の位相を反転したものが加えられているので、そ
の出力端子Ｑにはパルス１P₁を８／5fscの半クロ
ツク分遅延した信号を得る。

そしてこの信号（第８図ｉ）は、端子P₂に加
えられる読み出し用アクセスゲート信号（第８図
ｅ）とアンド回路２２で論理積演算され、上記ア
ンド回路２２の出力（第８図ｊ）はRSフリツプ
フロツプ２３のセツト信号として用いられる。

また上記シフトレジスタ２９は８ビツト構成
で、その最終段出力Q₈はアンド回路２８の一方
入力端に接続され、上記アンド回路２８の他方入
力端には上記８／5fscのクロツクが印加されてい
る。

このため上記アンド回路２８の出力は、第８図
ｋのようになり、この信号は上記RSフリツプフ
ロツプ２３のリセツト信号として用いられる。

従つて上記RSフリツプフロツプ２３は、第８
図ｊに示すアンド回路２２の出力信号でセツトさ
れ、第８図ｋに示すアンド回路２８の出力信号で
リセツトされる。

これにより、上記RSフリツプフロツプ２３の
出力には第８図ｌに示すようなゲート信号を得
る。

このゲート信号（第８図ｌ）はアンド回路２４
の一方入力端に加えられ、その他方入力端には上
記８／5fscのクロツクが加えられている。

この結果、上記アンド回路２４の出力（端子
P₆）には、読み出し用アクセスゲート期間の直
後に８／5fscのクロツクを８クロツク分だけ発生
する。

この端子P₆に得たパルス列は、第４図に示す
１ビツト全加算器１２とクロツク切換え回路１４
に加わる。

また、１ビツト全加算器１２には、上記信号１
Ｐが加えられており、加算される被加算データは
被加算データ切換え回路１４によつて制御され
る。

即ち、第２図に示した構成図面で、アドレス値
を＋32インクリメントしてＹ方向のアドレスを変
更する場合には、８ビツト構成の読み出し用ライ
ンアドレスシフトレジスタ８の値を変更する必要
がある。

いま、パルス列発生回路６の端子P₆に第８図
ｇに示したパルス列を得ると、これを読み出し用
ラインアドレスシフトレジスタ８に加える制御を
クロツク切換え回路１３で制御する。

上記読み出し用シフトレジスタ８にパルス列
（第８図ｇ）が加わると、上記読み出し用ライン
アドレスレジスタ８の値は＋１だけ増加する。

この増加は、被加算データ切換え回路１４の作
用により上位アドレスのみが増加し、上位アドレ
スのアドレス値が１だけ増加されるが、全体とし
ては＋32だけアドレス値がインクリメントされ
る。

このように上記パルス列が読み出し用ラインア
ドレスシフトレジスタ８に加わると、以前のＹア
ドレスに上記１ビツト全加算器１２で＋１加えら
れ、読み出し用ラインアドレスシフトレジスタ８
のアドレス値が、次にアクセスすべきデータのア
ドレス値に設定される。

このようにして、縦方向に順次、新たにアクセ
スすべきデータのアドレス値を設定する。

次に、Ｘ方向のアドレスを変更する場合につい
て述べると、この場合には、上記パルス列（第８
図ｈ）は、クロツク切換回路１３のこの制御によ
り、読み出し用バイトアドレスシフトレジスタ７
にのみ印加される。

このため、読み出し用バイトアドレスシフトレ
ジスタ７の出力は＋１だけ増加する。

これによつて＋１だけインクリメントしたアド
レス値が上記読み出し用バイトアドレスシフトレ
ジスタ７にセツトする。

これによりＸ方向のアドレスがインクリメント
する。

このようにＸ、Ｙいずれの方向にも、CPUを
介することなくアドレス値を変更することがで
き、データの転送効率が向上される。

読み出し時のアドレスのインクリメントにつき
上したが、データの書き込み時においても同様に
アドレスの変更は、第７図中のアンド回路２７の
出力のゲート期監（第８図ｍ）にパルス列発生回
路６の端子P₇に得られるパルス列（第８図ｈ）
によつて行なわれる。

即ち、全加算器１５、クロツク切換回路１６、
被加算データ切換回路１７により、読み出し時に
おける場合と同様、Ｘ方向、Ｙ方向のアドレスが
インクリメントされ、次に書き込むべきデータの
アドレスが設定される。

このようにして変更したアドレスは、メモリア
ドレスバスを介してメモリに転され、当該データ
はメモリのデータバスを介しアクセスされる。

尚、上記したアドレスの変更は、＋１、或は＋
32ずつのインクリメントであり、Ｘ方向、又はＹ
方向に順次、アドレスを変更するが、いずれのモ
ードでアドレス値のインクリメントを行なうか
は、加算モードレジスタ１８，１９によつて制御
する。

「発明の効果」このように、この発明によれば、表示すべきデ
ータを画像メモリから読み出している所謂表示期
間にあつても、データの書き込み或は直接表示以
外のためのデータの読み出しのアクセスを可能と
する。

これによりデータの書き込みのアクセスが非表
示期間に限られることはなくなり、データのアク
セス効率が向上される。

また、データをアクセスする際に、アドレスの
変更をアドレス毎にCPUを介して変更するので
はなく、先頭値アドレスのみを与えると自動的に
アドレスがインクリメントするので、データの処
理時間は更に短縮し得るデータ処理回路を提供す
るものである。

【図面の簡単な説明】

第１図は、従来のデータ処理回路の動作を説明
するための波形図、第２図はデータ処理回路によ
つて表示される表示画面の構成を説明するための
説明図、第３図はこの発明に係るデータ処理回路
によるデータ処理動作のタイミングを説明するた
めの波形図、第４図はこの発明に係るデータ処理
回路の一実施例を示す回路図、第５図及び第７図
は第４図に示す回路の詳細を示す回路図、第６図
及び第８図はこの発明に係るデータ処理回路の動
作を説明するためのタイミング関係を示す波形図
である。３……書き込み用データレジスタ、１１……読
み出し用データレジスタ、４，５……書き込み用
アクセスゲート信号発生手段、９，１０……読み
出し用アクセスゲート信号発生手段、５，６，１
０……データアクセスゲート信号発生手段。

Claims

【特許請求の範囲】１表示すべきデータをCPUを介して格納する
画像メモリと、この画像メモリの画像データをデコードして映
出する表示デコーダと、前記画像メモリに書き込むべきデータを置数す
る書き込み用データレジスタと、前記書き込みデータのアドレスを置数する書き
込み用アドレスレジスタと、前記画像メモリから読み出したデータを置数す
る読出し用データレジスタと、前記読出しデータのアドレスを置数する読出し
用アドレスレジスタと、前記画像メモリから前記表示デコーダに映出す
べきデータを第１及び第２のデータ読み出しゲー
ト期間に転送する際、前記第１の読み出しゲート
信号の後、前記CPUから前記書き込み用データ
レジスタへのデータの転送、又は前記読出し用ア
ドレスレジスタにアドレスが転送されたこと或
は、前記読み出し用データレジスタのデータが前
記CPUに読み込まれたことのいずれかを検出し
て前記第１のデータ読出しゲート信号と前記第２
のデータ読出し信号期間内に、前記書き込み用レ
ジスタ或は前記読出し用レジスタに対してデータ
制御を行なうデータアクセス信号を発生する手段
とを少なくとも具備し、前記画像メモリと前記表示デコーダ間のデータ
アクセスを行なう表示期間内にも、前記書き込み
用レジスタ或は読み出し用データレジスタに対し
てデータ制御を行なうことを特徴とするデータ処
理回路。