JPH0417438B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は液晶テレビに好適な画像表示装置に関
する。

(ロ) 従来の技術 従来液晶表示器を上下２分割し、分割したおの
おのに対して画素情報を入力し表示するものとし
て特開昭58−83892号公報、特開昭58−193588号
公報、特開昭59−28192号公報、特開昭59−
176985号公報等があり、いずれもテレビ画像等に
利用できるものである。ところが液晶表示器の画
素数が多くなればなる程、液晶表示器の応答性の
みならず駆動素子を含めた応答性の悪さが表面化
し、例えば所定の速度でかつシリアルデータとし
て送られてくるテレビの映像信号等であれば、こ
れを直接駆動素子に送ると粗くてかつ画面にゆら
ぎのある画像になりやすい。そこで画面メモリを
用いて受け取つた映像信号を一時蓄え、書込タイ
ミングのすきまをねらつて読出すことによりメモ
リの書込速度と読出速度を変えたり、２画面分の
画面メモリを有して交互に書込用と読出用に利用
したり、規則的に映像信号を取捨選択して駆動素
子に送つていた。しかしこれらの方法は複雑なタ
イミング制御手段や大容量メモリを必要とした
り、画像品質（特に表示の粗さ）を劣悪化させた
りするので好ましくない。

(ハ) 発明が解決しようとする問題点 本発明は上述の点を考慮してなされたもので、
１画面分の画面メモリを用い比較的簡単な画面メ
モリ周辺回路で構成できる高表示品質の画像表示
装置を提供するものである。

(ニ) 問題点を解決するための手段 本発明は画面メモリの書込、上画面分読出、書
込、下画面分読出を１サイクルとする画面メモリ
の利用をし、かつ書込と上画面分読出をするため
の画面メモリのアドレスカウンタを共用するもの
である。

(ホ) 作用 これにより画面メモリの書込速度の半分の速度
で画素情報を液晶表示器側に転送でき、しかもそ
のための周辺回路は簡単となり、かつ画質がすぐ
れている。

(ヘ) 実施例 第１図は本発明実施例の画像表示装置のブロツ
ク図で、第２図はその要部のタイミングチヤート
である。

第１図において、１はツイストネマテイツク型
の液晶表示器で、その電極はマトリクス配置さ
れ、画面（又は電極群）は独立して駆動できる上
下に２分割されており、各々256×256ドツト（画
面全体で512×256ドツト）の画素を有している。
２は液晶表示器１のドライバで、日立製作所製
HD44100H等からなり、上画面用、下画面用独
立にシリアル転送されてくる画信号を受けて、タ
イミングをとり、バイアスを与え液晶表示器１を
駆動する。

３，３は液晶表示器１のドツト（画素）に対応
した画素情報を１画面分記憶できる画面メモリ
で、8192バイト（65536ビツト）スタテイツク駆
動のランダムアクセスメモリ２個（131072ビツト
相当）により構成されている。尚、説明を簡単に
するため１ドツトあたりのデータは１ビツト（白
又は黒の２値化情報）を例にとつているがこれに
限られるものではない。４，５は第１、第２のア
ドレスカウンタ、で、いずれもセレクタ６ａ，６
ｂ（例えばマルチプレクサ集積回路、品番
74HC244など）を介して画面メモリ３のアドレ
ス指定を行うものである。７，７はアドレスカウ
ンタ４，５にスタートアドレスを入力するための
初期設定手段で、レジスタ等からなるが、アドレ
スカウンタ４，５がカウンタ集積回路74HC193
の如くプリセツトパラレル入力を有している場合
にはデシマルスイツチ又はワイヤードロジツク等
で構成してもよい。そして画面メモリ３，３のア
ドレスが16進数（10進数と対応させた表示は0.1
〜９は0.1〜９、10〜15がＡ〜Ｆ）表示で上画面
用0000番地〜1FFF番地および下画面用2000番地
〜3FFF番地であれば初期設定手段７，７はそれ
ぞれ0000と2000がプリセツト又は記憶されてい
る。尚、ここで特徴的なことは、第１のアドレス
カウンタ４の出力で、セレクタ６ａには下位Ａビ
ツト（図では６本の線で代表しているがＡの値は
3FFFが出力できる14である）が書込用として接
続され、セレクタ６ｂにはその１ビツト分シフト
させた出力、即ち下位１ビツトを除く上位Ａビツ
トを上画面読出用として接続されている。これに
より第１のアドレスカウンタ４の歩進に対しセレ
クタ６ａには歩進したそのままのカウント値が、
セレクタ６ｂにはその1/2のカウント値が出力さ
れることになる。

８は画像処理回路で、チユーナ、中間周波数増
巾等を含み白黒の映像信号をシリアル出力するも
のであるが、ビデオ、パーソナルコンピユータ、
磁気画像フアイル装置等からビデオ信号を受ける
バツフア等のみで構成してもよい。１４は映像信
号を８ビツト分ずつシリアルパラレル変換する変
換器で、入力段に同期型ジユミツトバツフアを有
し、アナログ信号に対しては２値化する能力をも
つ。１５，１５はパラレル変換された映像信号を
シリアル変換する逆変換器、１６，１７は映像信
号のタイミングをとるためのラツチ回路である。

また９ａ，９ｂは上述した回路に動作タイミン
グを与えるタイミングゲートで、この画像表示装
置全体が円滑に動作するように制御する制御手段
１０のデータタイミング信号Ｄ１，Ｄ２および制
御手段１０の発振回路１０′からのクロツク信号
CLを受けて画面メモリ３，３の書込読出信号
Ｒ／Ｗ、アドレスカウンタ４，５のカウントアツ
プ信号CA１，CA２、液晶用信号の変換タイミン
グ信号CT等を出力する。尚、１１，１２は1/3周
波数の信号を得るために適宜用いられたトグルフ
リツプフロツプ等のゲート手段で、セレクタ６
ａ，６ｂおよびセレクタ６ａ，６ｂの入出力配
線、タイミングゲート９ａ，９ｂおよびタイミン
グゲート９ａ，９ｂの出力配線、ゲート手段１
１，１２はタイミング手段１３を構成している。

上述の構成において第２図を参照しながら動作
を説明する。まず画像処理回路８は、受信した電
波又は送られてきたビデオ信号から垂直帰線信号
Ｖと、水平帰線信号Ｈと、有効画素情報の含まれ
る範囲を示す表示信号Ｄを制御手段１０に出力
し、表示信号Ｄのある間アナログの映像信号を変
換器１４に出力する。この映像信号は変換器１４
において２値化され乍ら制御手段１０のタイミン
グに同期して８ビツト分ずつのパラレル信号に変
換され、ラツチ回路１６に蓄えられ、書込読出信
号Ｒ／Ｗの書込タイミングによつて出力される。
また垂直帰線信号Ｖ後の表示信号Ｄによつて制御
手段１０はイニシヤル信号ISを出力し、それによ
つて第１、第２のアドレスカウンタ４，５は初期
設定手段７，７の内容をとり込む。

さて画面メモリ３，３は書込読出信号Ｒ／Ｗの
レベルによつて書込Ｗ読出Ｒのメモリモードが指
定されるが、交互にメモリモードが切換えられる
ように書込読出信号Ｒ／Ｗが定められ、かつその
周波数は映像信号の１水平走査時間中に画素数を
いくつにするかに対応して定められるから、横方
向に高密度にする場合は高い周波数とし、粗い表
示でよい場合は低い周波数とする。そして書き込
むべき、あるいは読出すべき画面メモリ３，３の
番地は第１、第２のアドレスカウンタ４，５によ
つて選択的に与えられる。第１のアドレスカウン
タ４はタイミングゲート９ａにより読出Ｒモード
の毎に歩進され、書込タイミングの時セレクタ６
ａを通じて出力が導かれるので、書込タイミング
の毎に書込番地は歩進される。そして読出タイミ
ングの１回おきにセレクタ６ｂ，６ａを通じて出
力されるが、第１のアドレスカウンタ４の最下位
ビツトが無視されるので、書込タイミングの1/2
の速度で読出番地は歩進される。一方第２のアド
レスカウンタ５はゲート手段１２により書込タイ
ミングの1/2の周期で書込タイミング中に歩進さ
れ、読出タイミングの１回おきにセレクタ６ｂ，
６ａを通じて出力が画面メモリ３に導かれる。

第１フレームを例にとると、垂直帰線信号Ｖ後
の表示信号Ｄによるイニシヤル信号ISによつて、
第１のアドレスカウンタ４には「0000」、第２の
アドレスカウンタ５には「2000」が蓄えられた時
点からスタートする。最初のタイミングｔ１にお
いて書込読出信号Ｒ／Ｗは書込状態として「Ｈ」
レベルを出し、ラツチ回路１６から映像信号は画
面メモリ３，３に送られるが、その時セレクタ６
ａを通じて第１のアドレスカウンタ４の内容が出
力されて番地指定されるから「0000」番地に映像
信号は記憶される。

次のタイミングｔ２において書込読出信号Ｒ／
Ｗは読出状態として「Ｌ」レベルを出し、第１の
アドレスカウンタ４の内容がセレクタ６ｂ，６ａ
を通じて出力され、番地指定されるから、「0000」
番地の内容が読出されてラツチ回路１７に蓄えら
れる。さらに次のタイミングｔ３において再び書
込状態になつているが、第１のアドレスカウンタ
４が歩進されているので、映像信号は画面メモリ
３，３の「0001」番地に記憶される。

第４のタイミングｔ４において、読出状態とな
つた画面メモリ３，３は第２のアドレスカウンタ
５の出力がセレクタ６ｂ，６ａを経て導かれるの
で、「2000」番地が番地指定される。（電源を入れ
た直後はこの番地に映像信号は記憶されていない
が、通常は１画面前の映像が記憶されている）。
この「2000」番地の内容は逆変換器１５に送ら
れ、一方ラツチ回路１７の内容も逆変換器１５に
送られるから、変換器１５，１５はそのデータを
シリアル出力し、液晶表示器１のドライバ２に転
送される。

以下同様にして、書込と読出が交互に行われる
が、書込は「0000」番地をスタートとして１番地
ずつ歩進して行なわれ、読出は「0000」番地から
はじまる上画面用画素情報と「2000」番地からは
じまる下画面用画素情報とが交互に読出される。

従つて第１画面の書込が終了（最後の番地は
3FFF番地）する直前のタイミングで上側画面の
映像信号（番地は1FFF）を読出し、直後のタイ
ミングで下側画面の映像信号（番地は3FFF）を
読出すことになる。即ち１画面分の書込時間と読
出時間とが等しくなり、読出しにおいては上画面
については現在書込中の画面の映像信号を、下画
面分については１画面前の映像信号を読出す事に
なる。

これによりドライバ２への画信号の入力は、画
面メモリ３，３への書込速度の1/2の速度（即ち
変換器１４のシリアルクロツク周波数＝逆変換器
１５，１５のシリアルクロツク周波数×２）とな
り、かつ上下各々の画面において映像信号の連続
性が保たれる（映像信号はシリアルデータなので
第ｎ−１画面後半と第ｎ画面前半は連続してい
る）ので、画面は動面であつても安定している。

以上の説明において、変換器１４にAD変換器
が含まれているならば１画素あたり２ビツト（４
階調）、４ビツト（８階調）、８ビツト（16階調）
等の映像情報として全く同様の手順で階調表示が
できる。さらに、階調のかわりに色信号とする
か、又は色信号に対応して３画面分の画面メモリ
を有し各色毎に同じ手順を踏めばカラー表示も行
う事ができる。

(ト) 発明の効果 以上の如く表示信号の立場からみて上下に２分
割されたドツトマトリクス表示器を駆動するにあ
たり、画素数と等しい記憶容量（即ち１画面分）
の画面メモリの利用タイミングとして書込、上画
面読出、書込、下画面読出を１サイクルとして繰
返し、その書込と上画面読出のアドレスカウンタ
を共通とするものであるから、画面メモリの容量
もその周辺回路も比較的少なく、そのメモリ書込
速度の半分の速度で表示用情報転送が行えるから
画像がちらつかず、さらに１画面分の書込時間で
１画面分読出すことができるから画素に不自然さ
がない。

【図面の簡単な説明】

第１図は本発明実施例の画像表示装置のブロツ
ク図で、第２図はその要部タイミングチヤートで
ある。 １……液晶表示器、２……ドライバ、３，３…
…画面メモリ、４……第１のアドレスカウンタ、
５……第２のアドレスカウンタ、６ａ，６ｂ……
セレクタ、７，７……初期設定手段、８……画像
処理回路、９ａ，９ｂ……タイミングゲート、１
０……制御手段、１０′……発振回路、１１，１
２……ゲート手段、１３……タイミング手段、１
４……変換器、１５，１５……逆変換器、１６，
１７……ラツチ回路。

Claims (1)

【特許請求の範囲】
1. １ 上下に２分割されたドツトマトリクスからな
   る液晶表示器と、液晶表示器のドツトに対応した
   画素情報を１画面分記憶できる画面メモリと、画
   面メモリの書込と上画面に対応する画素情報の読
   出しをするための第１のアドレスカウンタと、画
   面メモリの下画面に対応する画素情報を読出すた
   めの第２のアドレスカウンタと、第１アドレスカ
   ウンタの出力において画面メモリの書込の出力に
   対して上画面の読出しの出力を１ビツト分シフト
   させ、画面メモリの書込と上画面又は下画面の読
   出しを交互に行うように画面メモリと第１、第２
   のアドレスカウンタを制御するタイミング手段と
   を具備したことを特徴とする画像表示装置。