JP2599359B2 - 表示制御装置 - Google Patents
表示制御装置Info
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- JP2599359B2 JP2599359B2 JP60227717A JP22771785A JP2599359B2 JP 2599359 B2 JP2599359 B2 JP 2599359B2 JP 60227717 A JP60227717 A JP 60227717A JP 22771785 A JP22771785 A JP 22771785A JP 2599359 B2 JP2599359 B2 JP 2599359B2
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ワードプロセッサやパーソナルコンピュー
タ等に適用可能な画像表示装置に関し、特に画面上任意
の部分の画像を書き換えて表示することができる表示制
御装置に関する。
タ等に適用可能な画像表示装置に関し、特に画面上任意
の部分の画像を書き換えて表示することができる表示制
御装置に関する。
［従来の技術］ 従来よりこの種の表示器は、CRT,TN液晶表示器のごと
く表示画像信号に対する表示器自身の記憶性が無く、従
って静的表示であっても１秒間に数10回、常に画像信号
を加え続けねばならなかった。
く表示画像信号に対する表示器自身の記憶性が無く、従
って静的表示であっても１秒間に数10回、常に画像信号
を加え続けねばならなかった。
近年、素子自体記憶性を有する、例えば強誘電液晶を
用いる表示器の開発が盛んである。この種の表示器は書
き換えたい所のみ画信号を加えるようになっており、い
わゆるランダムアクセスの可能な表示器として有効であ
る。
用いる表示器の開発が盛んである。この種の表示器は書
き換えたい所のみ画信号を加えるようになっており、い
わゆるランダムアクセスの可能な表示器として有効であ
る。
［発明が解決しようとする問題点］ しかしながら、上述の強誘電液晶を用いた表示器にお
いては、1000（行（ライン）数）×1000（１行当りの画
素数、すなわち、列（カラム）数）の画素を有する表示
素子をアクセスするには、最低10ビット（bit）のアド
レス信号を各画素（ライン）にデコードする必要が有
り、10入力ゲートを各画素（ライン）毎に１個づつ、つ
まり10入力ゲートを最低1000個用いねばならず、このよ
うにランダムアクセスすることは実装上実現困難であ
る。
いては、1000（行（ライン）数）×1000（１行当りの画
素数、すなわち、列（カラム）数）の画素を有する表示
素子をアクセスするには、最低10ビット（bit）のアド
レス信号を各画素（ライン）にデコードする必要が有
り、10入力ゲートを各画素（ライン）毎に１個づつ、つ
まり10入力ゲートを最低1000個用いねばならず、このよ
うにランダムアクセスすることは実装上実現困難であ
る。
［問題点を解決するための手段］ 本発明は、以上のような問題を解消し、記憶性を有る
多数の表示素子群の任意の１部分に対して、表示の変更
を可能とする表示制御装置を提供することを目的とし、
そのために、強誘電性素子が組み込まれ、複数の走査ラ
インと複数の信号ラインとを有する表示手段と、前記表
示手段の表示画面の一部の表示情報を更新するために、
当該更新部分を指定する指定情報を前記表示手段に供給
する供給手段と、前記供給された指定情報に応答する連
続する複数の走査ラインを順次選択して駆動する選択駆
動手段と、前記選択された走査ラインに対応した表示情
報を前記表示画面上の前記指定に基づく部分に表示する
ために前記信号ラインを駆動する駆動手段とを有し、前
記指定情報を任意に供給し、該指定情報で指定される複
数の走査ラインを順次駆動することにより前記表示画面
の一部の表示領域の表示情報を選択的に更新することを
特徴とする。
多数の表示素子群の任意の１部分に対して、表示の変更
を可能とする表示制御装置を提供することを目的とし、
そのために、強誘電性素子が組み込まれ、複数の走査ラ
インと複数の信号ラインとを有する表示手段と、前記表
示手段の表示画面の一部の表示情報を更新するために、
当該更新部分を指定する指定情報を前記表示手段に供給
する供給手段と、前記供給された指定情報に応答する連
続する複数の走査ラインを順次選択して駆動する選択駆
動手段と、前記選択された走査ラインに対応した表示情
報を前記表示画面上の前記指定に基づく部分に表示する
ために前記信号ラインを駆動する駆動手段とを有し、前
記指定情報を任意に供給し、該指定情報で指定される複
数の走査ラインを順次駆動することにより前記表示画面
の一部の表示領域の表示情報を選択的に更新することを
特徴とする。
［実施例］ 第１図を用いて本発明の一実施例を詳説する。
第１図においてFLCは強誘電液晶表示器であって、カ
ラム方向に2048個（すなわち、2048行）、ライン方向に
1344個（すなわち、1344列）のマトリックス接続された
画素を有する。各画素セルをカラム方向にS00,S10,S20
…で示し、ライン方向にS00,S01,S02…で示す。シフト
レジスタ１−１〜１−42は表示器FLCのライン方向にそ
って直列に配置され、全部で1344ビットの容量を持つ。
このシフトレジスタ１−１〜１−42はシリアル画像デー
タ７の１ライン分を、当該画像データに同期するクロッ
ク６により順次対応するレジスタまで転送する。データ
ラッチ２−１〜２−42は、同様に表示器FLCのライン方
向にそって各シフトレジスタ１−１〜１−42の出力に１
対１に対応するように配置され、各シフトレジスタの並
列出力をラッチする。シフトレジスタ１−１〜１−42に
よる１ライン分の画像データの転送終了時に発生する水
平同期信号（HSYNC）８によりデータラッチ２−１〜２
−42にラッチされた１ライン分の画像データは該各ラッ
チに１対１に対応するドライバー３−１〜３−42により
表示器FLCのライン方向の各セルの一方の電極に供給さ
れる。
ラム方向に2048個（すなわち、2048行）、ライン方向に
1344個（すなわち、1344列）のマトリックス接続された
画素を有する。各画素セルをカラム方向にS00,S10,S20
…で示し、ライン方向にS00,S01,S02…で示す。シフト
レジスタ１−１〜１−42は表示器FLCのライン方向にそ
って直列に配置され、全部で1344ビットの容量を持つ。
このシフトレジスタ１−１〜１−42はシリアル画像デー
タ７の１ライン分を、当該画像データに同期するクロッ
ク６により順次対応するレジスタまで転送する。データ
ラッチ２−１〜２−42は、同様に表示器FLCのライン方
向にそって各シフトレジスタ１−１〜１−42の出力に１
対１に対応するように配置され、各シフトレジスタの並
列出力をラッチする。シフトレジスタ１−１〜１−42に
よる１ライン分の画像データの転送終了時に発生する水
平同期信号（HSYNC）８によりデータラッチ２−１〜２
−42にラッチされた１ライン分の画像データは該各ラッ
チに１対１に対応するドライバー３−１〜３−42により
表示器FLCのライン方向の各セルの一方の電極に供給さ
れる。
シフトレジスタ５−１〜５−64は表示器FLCのカラム
方向にそって配置され、デコーダ11は６ビットで指定さ
れたアドレス信号を入力して、該６ビット中上位および
下位３ビットを各々10進にデコードし、16本のデコード
線に出力する。各シフトレジスタ５−１〜５−64は、デ
コーダ11からの16本のデコード線のうちから選択された
２本の選択線9,10を各々入力し、デコーダ11がデコード
したアドレスに対応する全シフトレジスタのうちの１つ
がイネーブル状態になる。各シフトレジスタ５−１〜５
−64は、32ビットの容量を持ち、その並列出力端には１
対１に対応する各ドライバー４−１〜４−64を接続す
る。各ドライバー４−１〜４−64は表示器FLCのカラム
方向の各セルの他方の電極を駆動する。各シフトレジス
タ５−１〜５−64には、水平同期信号８が供給される。
方向にそって配置され、デコーダ11は６ビットで指定さ
れたアドレス信号を入力して、該６ビット中上位および
下位３ビットを各々10進にデコードし、16本のデコード
線に出力する。各シフトレジスタ５−１〜５−64は、デ
コーダ11からの16本のデコード線のうちから選択された
２本の選択線9,10を各々入力し、デコーダ11がデコード
したアドレスに対応する全シフトレジスタのうちの１つ
がイネーブル状態になる。各シフトレジスタ５−１〜５
−64は、32ビットの容量を持ち、その並列出力端には１
対１に対応する各ドライバー４−１〜４−64を接続す
る。各ドライバー４−１〜４−64は表示器FLCのカラム
方向の各セルの他方の電極を駆動する。各シフトレジス
タ５−１〜５−64には、水平同期信号８が供給される。
したがって、今、シフトレジスタ５−１がアドレス信
号によって選択されているとすれば、水平同期信号８の
入力によって、シフトレジスタ５−１の先頭レジスタ走
査パルスがセットされ、その出力端子12からの信号がド
ライバー４−１に供給され、このドライバー４−１によ
り表示機FLCの１行目の各セルS00,S01,S02,…S01343が
駆動され、これら各セルにはそれぞれドライバー３−１
〜３−42からの表示データに対応する電界が加わり、か
くして表示器FLCの１行目のデータを書き込む事ができ
る。
号によって選択されているとすれば、水平同期信号８の
入力によって、シフトレジスタ５−１の先頭レジスタ走
査パルスがセットされ、その出力端子12からの信号がド
ライバー４−１に供給され、このドライバー４−１によ
り表示機FLCの１行目の各セルS00,S01,S02,…S01343が
駆動され、これら各セルにはそれぞれドライバー３−１
〜３−42からの表示データに対応する電界が加わり、か
くして表示器FLCの１行目のデータを書き込む事ができ
る。
ついで同様にして、シフトレジスタ１−１〜１−42が
２行目のシリアル画像データを転送し終え、水平同期信
号８入力によりドライバー３−１〜３−42からライン方
向の各セルに２行目のデータが供給されると同時に垂直
方向のシフトレジスタ５−１は走査パルスを出力端子12
〜から出力端子13へシフトし、その結果、表示器FLCの
２行目の各セルS10,S11,…S11343の表示が行われる。
２行目のシリアル画像データを転送し終え、水平同期信
号８入力によりドライバー３−１〜３−42からライン方
向の各セルに２行目のデータが供給されると同時に垂直
方向のシフトレジスタ５−１は走査パルスを出力端子12
〜から出力端子13へシフトし、その結果、表示器FLCの
２行目の各セルS10,S11,…S11343の表示が行われる。
上記のようなシリアル画像データ転送および垂直方向
への走査パルスシフトが32回終了した時点で、シフトレ
ジスタ５−１の分担するブロックへのデータ書き込み、
すなわち32×1344（カラム方向×ライン方向）画素の表
示書き換えが終了する。
への走査パルスシフトが32回終了した時点で、シフトレ
ジスタ５−１の分担するブロックへのデータ書き込み、
すなわち32×1344（カラム方向×ライン方向）画素の表
示書き換えが終了する。
なお、６ビットで表わされるアドレスを、水平同期信
号８を32計数する毎に１づつシフトしてゆけば、従来通
り１画面の表示を全面書き換える事が可能となる。
号８を32計数する毎に１づつシフトしてゆけば、従来通
り１画面の表示を全面書き換える事が可能となる。
なお、本実施例に用いる表示器FLCは１行の書き込み
に例えば約1mSの時間を有するので、32行分の部分書き
込みには32mS要するが、例えばワードプロセッサ等に本
実施例を用いた場合、24×24（カラム×ライン）ドット
の漢字を表示するとしても、これは本実施例で用いた32
行の１ブロック内に入るので、１文字分の表示データの
書き込みは32mSで高速に行える。
に例えば約1mSの時間を有するので、32行分の部分書き
込みには32mS要するが、例えばワードプロセッサ等に本
実施例を用いた場合、24×24（カラム×ライン）ドット
の漢字を表示するとしても、これは本実施例で用いた32
行の１ブロック内に入るので、１文字分の表示データの
書き込みは32mSで高速に行える。
また複数ブロックにわたるデータの書き換えについて
も、CPUからアドレス指定を行う事により通常のラスタ
スキャンと同様に行うことができる。
も、CPUからアドレス指定を行う事により通常のラスタ
スキャンと同様に行うことができる。
次にシフトレジスタ５−１〜５−64の具体例（図では
５−１のみ示す）について第２図を参照して説明する。
５−１のみ示す）について第２図を参照して説明する。
第２図においてナンド（NAND）ゲート21は２本の選択
線9,10および書き込み許可信号WEが共に“H"（ハイ）の
時、Ｒ−Ｓフリップフロップ（F/F）22をセットする。
該F/F22の出力はD F/F 23−１のＤ入力端に入力され、
水平同期信号（HSYNC）８の入力によってシフトレジス
タ５−１の入力を“H"とする。同時にD F/F 23−１の反
転出力端子が“L"となり、Ｒ−S F/F 22はリセットさ
れる。次に水平同期信号８の入力によりD F/F 23−１の
出力はリセットされ、走査パルスはD F/F 23−２へシフ
トしてゆく。
線9,10および書き込み許可信号WEが共に“H"（ハイ）の
時、Ｒ−Ｓフリップフロップ（F/F）22をセットする。
該F/F22の出力はD F/F 23−１のＤ入力端に入力され、
水平同期信号（HSYNC）８の入力によってシフトレジス
タ５−１の入力を“H"とする。同時にD F/F 23−１の反
転出力端子が“L"となり、Ｒ−S F/F 22はリセットさ
れる。次に水平同期信号８の入力によりD F/F 23−１の
出力はリセットされ、走査パルスはD F/F 23−２へシフ
トしてゆく。
以上のように本実施例においては、32画素（32ライ
ン）を１ブロックとしているが、２ラインを１ブロック
とすることによって、例えば表示データを格納するビデ
オRAM等のメモリの行アドレス中の下位からｎ＋１ビッ
ト目以上のアドレス線をそのままブロックアドレス線と
して使用できる。そのため、16ラインまたは64ラインを
１ブロックとしても良い。
ン）を１ブロックとしているが、２ラインを１ブロック
とすることによって、例えば表示データを格納するビデ
オRAM等のメモリの行アドレス中の下位からｎ＋１ビッ
ト目以上のアドレス線をそのままブロックアドレス線と
して使用できる。そのため、16ラインまたは64ラインを
１ブロックとしても良い。
また本実施例は64チップのシフトレジスタを６ビット
アドレス信号より選択するので３ビットデコード線によ
る８×８のマトリックス選択となっているが、２ビット
デコードによる４×４×４のマトリックス選択とすれ
ば、全デコード線は16本から12本に減少し、シフトレジ
スタは３本のデコード線によって選択することができ
る。
アドレス信号より選択するので３ビットデコード線によ
る８×８のマトリックス選択となっているが、２ビット
デコードによる４×４×４のマトリックス選択とすれ
ば、全デコード線は16本から12本に減少し、シフトレジ
スタは３本のデコード線によって選択することができ
る。
さらにまたブロック内走査をシフトレジスタで構成し
ているが、一般のカウンタで構成しても良い。
ているが、一般のカウンタで構成しても良い。
［発明の効果］ 以上説明したように本発明によれば任意の一部分の表
示を変更可能な表示制御装置を提供することができ、こ
れを小規模のハードウエアで実現することができる。
示を変更可能な表示制御装置を提供することができ、こ
れを小規模のハードウエアで実現することができる。
第１図は本発明の一実施例を示す回路ブロック図、 第２図は同シフトレジスタの具体例を示す図である。 ５−１〜５−64……シフトレジスタ、FLC……表示器。
Claims (1)
- 【請求項１】強誘電性素子が組み込まれ、複数の走査ラ
インと複数の信号ラインとを有する表示手段と、 前記表示手段の表示画面の一部の表示情報を更新するた
めに、当該更新部分を指定する指定情報を前記表示手段
に供給する供給手段と、 前記供給された指定情報に応答する連続する複数の走査
ラインを順次選択して駆動する選択駆動手段と、 前記選択された走査ラインに対応した表示情報を前記表
示画面上の前記指定に基づく部分に表示するために前記
信号ラインを駆動する駆動手段とを有し、 前記指定情報を任意に供給し、該指定情報で指定される
複数の走査ラインを順次駆動することにより前記表示画
面の一部の表示領域の表示情報を選択的に更新すること
を特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227717A JP2599359B2 (ja) | 1985-10-15 | 1985-10-15 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227717A JP2599359B2 (ja) | 1985-10-15 | 1985-10-15 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289087A JPS6289087A (ja) | 1987-04-23 |
| JP2599359B2 true JP2599359B2 (ja) | 1997-04-09 |
Family
ID=16865246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227717A Expired - Fee Related JP2599359B2 (ja) | 1985-10-15 | 1985-10-15 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599359B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4703923B2 (ja) * | 2001-09-28 | 2011-06-15 | 能美防災株式会社 | 煙感知器の加煙試験器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216998A (en) * | 1975-07-31 | 1977-02-08 | Toshiba Corp | Display device |
-
1985
- 1985-10-15 JP JP60227717A patent/JP2599359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6289087A (ja) | 1987-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |