JP2003108094A - 平面表示装置 - Google Patents
平面表示装置Info
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Abstract
(57)【要約】
【課題】ＦＲＣによる多階調表示において十分に消費電
力を低減する。 【解決手段】平面表示装置は表示画面を構成する複数の
液晶表示画素ＰＸと、これら表示画素ＰＸの行に沿った
複数の走査線Ｙと、これら表示画素ＰＸの列に沿った複
数の信号バスＸと、これら走査線Ｙおよび信号バスＸの
交差位置近傍に配置され複数の表示画素ＰＸを駆動する
複数の画素駆動部ＰＤとを備え、各画素駆動部ＰＤは対
応走査線Ｙを介して駆動されたときに対応信号バスＸ上
の複数ビットの表示信号を取り込む画素スイッチ回路Ｓ
Ｗ、画素スイッチ回路ＳＷによって取り込まれた表示信
号を保持するデジタルメモリ部ＭＲ、デジタルメモリ部
ＭＲから対応表示画素ＰＸに印加される表示信号を所定
周期で極性反転する極性制御回路ＰＣを含む。特に、画
素駆動部ＰＤはデジタルメモリ部ＭＲの最小荷重ビット
について出力極性を切り換える切換回路ＳＷＸを含む。
力を低減する。 【解決手段】平面表示装置は表示画面を構成する複数の
液晶表示画素ＰＸと、これら表示画素ＰＸの行に沿った
複数の走査線Ｙと、これら表示画素ＰＸの列に沿った複
数の信号バスＸと、これら走査線Ｙおよび信号バスＸの
交差位置近傍に配置され複数の表示画素ＰＸを駆動する
複数の画素駆動部ＰＤとを備え、各画素駆動部ＰＤは対
応走査線Ｙを介して駆動されたときに対応信号バスＸ上
の複数ビットの表示信号を取り込む画素スイッチ回路Ｓ
Ｗ、画素スイッチ回路ＳＷによって取り込まれた表示信
号を保持するデジタルメモリ部ＭＲ、デジタルメモリ部
ＭＲから対応表示画素ＰＸに印加される表示信号を所定
周期で極性反転する極性制御回路ＰＣを含む。特に、画
素駆動部ＰＤはデジタルメモリ部ＭＲの最小荷重ビット
について出力極性を切り換える切換回路ＳＷＸを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、表示画素が画素ス
イッチから印加される表示信号に対応して駆動される平
面表示装置に関し、特に表示信号を保持するメモリ部を
備える平面表示装置に関する。
イッチから印加される表示信号に対応して駆動される平
面表示装置に関し、特に表示信号を保持するメモリ部を
備える平面表示装置に関する。
【０００２】
【従来の技術】例えば液晶表示装置は薄型、小型、軽量
という特徴から携帯電話やＰＤＡ(Portable Digital As
sistance)のような携帯用端末機器の画像モニタとして
広く利用されている。こうした携帯用端末機器は一般に
充電池を電源として動作するため、電池の消耗率が利用
可能時間に大きく影響する。このような理由により、液
晶表示装置の低消費電力化が盛んに研究されている。
という特徴から携帯電話やＰＤＡ(Portable Digital As
sistance)のような携帯用端末機器の画像モニタとして
広く利用されている。こうした携帯用端末機器は一般に
充電池を電源として動作するため、電池の消耗率が利用
可能時間に大きく影響する。このような理由により、液
晶表示装置の低消費電力化が盛んに研究されている。
【０００３】最近では、ＳＲＡＭ（Static Random Acce
ss Memory）に代表されるメモリ技術が液晶表示装置を
低消費電力化するために用いられている。このＳＲＡＭ
技術では、スタティックメモリ部が表示画面を構成する
複数の表示画素の各々に対して設けられる。
ss Memory）に代表されるメモリ技術が液晶表示装置を
低消費電力化するために用いられている。このＳＲＡＭ
技術では、スタティックメモリ部が表示画面を構成する
複数の表示画素の各々に対して設けられる。
【０００４】各表示画素の画素スイッチが静止画表示モ
ードで表示画面周辺の外部駆動回路から順次供給される
デジタル表示信号を選択的に取り込むと、スタティック
メモリ部がこの表示信号を保持しこの表示信号に対応し
て表示画素を駆動する。従って、外部駆動回路の出力動
作を停止させても、画像を静止状態で表示することが可
能である。
ードで表示画面周辺の外部駆動回路から順次供給される
デジタル表示信号を選択的に取り込むと、スタティック
メモリ部がこの表示信号を保持しこの表示信号に対応し
て表示画素を駆動する。従って、外部駆動回路の出力動
作を停止させても、画像を静止状態で表示することが可
能である。
【０００５】
【発明が解決しようとする課題】現在のところ、各表示
画素に１ビットのＳＲＡＭを内蔵させた液晶表示装置が
実用化されているが、このような構成ではメモリ表示状
態にあっては白又は黒等の２値表示のみであり、多階調
の表示画像を保持することができない。そこで、一表示
画素を面積的に重み付けされた複数の副画素に分割する
と共に、各副画素内にメモリを設けることで多階調のメ
モリ表示を実現することが検討されている。 例えば５ビット、３２階調の表示を実現するのであれ
ば、面積が1：2：4：8：16の比率で重み付けされた副画
素に分割する必要があるが、この場合の最小副画素は数
ミクロン角となり、その加工等を含め極めて困難であ
る。 本発明の目的は、上述のような技術課題に鑑み成された
ものであって、多階調のメモリ表示を可能にする平面表
示装置を提供することにある。
画素に１ビットのＳＲＡＭを内蔵させた液晶表示装置が
実用化されているが、このような構成ではメモリ表示状
態にあっては白又は黒等の２値表示のみであり、多階調
の表示画像を保持することができない。そこで、一表示
画素を面積的に重み付けされた複数の副画素に分割する
と共に、各副画素内にメモリを設けることで多階調のメ
モリ表示を実現することが検討されている。 例えば５ビット、３２階調の表示を実現するのであれ
ば、面積が1：2：4：8：16の比率で重み付けされた副画
素に分割する必要があるが、この場合の最小副画素は数
ミクロン角となり、その加工等を含め極めて困難であ
る。 本発明の目的は、上述のような技術課題に鑑み成された
ものであって、多階調のメモリ表示を可能にする平面表
示装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、表示画
面を構成する複数の表示画素と、複数の表示画素の行に
沿った複数の走査線と、複数の表示画素の列に沿った複
数の信号バスと、複数の走査線および複数の信号バスの
交差位置近傍に配置され複数の表示画素をそれぞれ駆動
する複数の画素駆動部とを備え、表示画素は複数の副画
素に区分され、各画素駆動部は、対応走査線を介して駆
動されたときに対応信号バスから複数ビットの表示信号
を取り込む画素スイッチ回路と、前記画素スイッチ回路
によって取り込まれた表示信号を保持すると共に対応副
画素に所定の電圧を供給するデジタルメモリ部と、前記
デジタルメモリ部からの出力を入力映像信号に基づいて
所定周期で反転させる切換回路を含む平面表示装置が提
供される。
面を構成する複数の表示画素と、複数の表示画素の行に
沿った複数の走査線と、複数の表示画素の列に沿った複
数の信号バスと、複数の走査線および複数の信号バスの
交差位置近傍に配置され複数の表示画素をそれぞれ駆動
する複数の画素駆動部とを備え、表示画素は複数の副画
素に区分され、各画素駆動部は、対応走査線を介して駆
動されたときに対応信号バスから複数ビットの表示信号
を取り込む画素スイッチ回路と、前記画素スイッチ回路
によって取り込まれた表示信号を保持すると共に対応副
画素に所定の電圧を供給するデジタルメモリ部と、前記
デジタルメモリ部からの出力を入力映像信号に基づいて
所定周期で反転させる切換回路を含む平面表示装置が提
供される。
【０００７】
【発明の実施の形態】以下、本発明の一実施形態に係る
液晶表示装置について図面を参照して説明する。
液晶表示装置について図面を参照して説明する。
【０００８】図１はこの液晶表示装置の概略的な構造を
示し、図２は図１に示す表示画素周辺の回路構成を示
す。この液晶表示装置は、液晶表示パネル１およびこの
液晶表示パネル１を制御する液晶コントローラ２を備え
る。液晶表示パネル１は、例えば液晶層ＬＱがアレイ基
板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、
液晶コントローラ２は液晶表示パネル１から独立した駆
動回路基板上に配置される。
示し、図２は図１に示す表示画素周辺の回路構成を示
す。この液晶表示装置は、液晶表示パネル１およびこの
液晶表示パネル１を制御する液晶コントローラ２を備え
る。液晶表示パネル１は、例えば液晶層ＬＱがアレイ基
板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、
液晶コントローラ２は液晶表示パネル１から独立した駆
動回路基板上に配置される。
【０００９】液晶表示パネル１は、マトリクス状に配置
され表示画面ＤＳを構成する複数の液晶表示画素ＰＸ、
複数の液晶表示画素ＰＸの行に沿って形成される複数の
走査線Ｙ（Ｙ1〜Ｙm）、複数の液晶表示画素ＰＸの列に
沿って形成される複数の信号バスＸ（Ｘ1〜Ｘn）、およ
び走査線Ｙ1〜Ｙmを駆動する走査線駆動回路３、並びに
信号バスＸ1〜Ｘnを駆動する信号バス駆動回路４を含
む。
され表示画面ＤＳを構成する複数の液晶表示画素ＰＸ、
複数の液晶表示画素ＰＸの行に沿って形成される複数の
走査線Ｙ（Ｙ1〜Ｙm）、複数の液晶表示画素ＰＸの列に
沿って形成される複数の信号バスＸ（Ｘ1〜Ｘn）、およ
び走査線Ｙ1〜Ｙmを駆動する走査線駆動回路３、並びに
信号バスＸ1〜Ｘnを駆動する信号バス駆動回路４を含
む。
【００１０】液晶コントローラ２は、例えば外部から供
給される例えば５ビットのデジタル映像信号および同期
信号を受取り、ＦＲＣ（フレーム・レイト・コントロー
ル）制御された４ビットのデジタル表示信号Ｖpix又は
４ビットのデジタル表示信号Ｖpixとモード設定信号Ｍ
ＯＤＥ、垂直走査制御信号ＹＣＴおよび水平走査制御信
号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは例えば
垂直スタートパルス、垂直クロック信号、出力イネーブ
ル信号ＥＮＡＢ等を含み、走査線駆動回路３に供給され
る。水平走査制御信号ＸＣＴは水平スタートパルス、水
平クロック信号、極性反転信号等を含み、表示信号Ｖpi
xと共に信号バス駆動回路４に供給される。
給される例えば５ビットのデジタル映像信号および同期
信号を受取り、ＦＲＣ（フレーム・レイト・コントロー
ル）制御された４ビットのデジタル表示信号Ｖpix又は
４ビットのデジタル表示信号Ｖpixとモード設定信号Ｍ
ＯＤＥ、垂直走査制御信号ＹＣＴおよび水平走査制御信
号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは例えば
垂直スタートパルス、垂直クロック信号、出力イネーブ
ル信号ＥＮＡＢ等を含み、走査線駆動回路３に供給され
る。水平走査制御信号ＸＣＴは水平スタートパルス、水
平クロック信号、極性反転信号等を含み、表示信号Ｖpi
xと共に信号バス駆動回路４に供給される。
【００１１】走査線駆動回路３はシフトレジスタ回路を
含み、走査信号を１垂直走査（フレーム）期間毎に走査
線Ｙ1〜Ｙmに順次供給するよう垂直走査制御信号ＹＣＴ
によって制御される。シフトレジスタ回路は１垂直走査
期間毎に供給される垂直スタートパルスを垂直クロック
信号に同期してシフトすることにより複数の走査線Ｙ1
〜Ｙmのうちの１本を選択して選択走査線に走査信号を
出力させる。
含み、走査信号を１垂直走査（フレーム）期間毎に走査
線Ｙ1〜Ｙmに順次供給するよう垂直走査制御信号ＹＣＴ
によって制御される。シフトレジスタ回路は１垂直走査
期間毎に供給される垂直スタートパルスを垂直クロック
信号に同期してシフトすることにより複数の走査線Ｙ1
〜Ｙmのうちの１本を選択して選択走査線に走査信号を
出力させる。
【００１２】信号バス駆動回路４はシフトレジスタ回路
を有し、各走査線Ｙが走査信号により駆動される１水平
走査期間（１Ｈ）において４ビットの表示信号Ｖpix及
びモード設定信号ＭＯＤＥを直並列変換し信号バスＸ1
〜Ｘnにそれぞれ供給するように水平走査制御信号ＸＣ
Ｔによって制御される。この液晶表示パネル１は信号バ
スＸ1〜Ｘnおよび走査線Ｙ1〜Ｙmの交差位置近傍にそれ
ぞれ配置され複数の表示画素ＰＸをそれぞれ駆動する複
数の画素駆動部ＰＤをさらに含む。
を有し、各走査線Ｙが走査信号により駆動される１水平
走査期間（１Ｈ）において４ビットの表示信号Ｖpix及
びモード設定信号ＭＯＤＥを直並列変換し信号バスＸ1
〜Ｘnにそれぞれ供給するように水平走査制御信号ＸＣ
Ｔによって制御される。この液晶表示パネル１は信号バ
スＸ1〜Ｘnおよび走査線Ｙ1〜Ｙmの交差位置近傍にそれ
ぞれ配置され複数の表示画素ＰＸをそれぞれ駆動する複
数の画素駆動部ＰＤをさらに含む。
【００１３】各画素駆動部ＰＤは、図２に示すように、
走査線Ｙ、４ビットの表示信号Ｖpixを各ビット毎に並
列に伝送する信号バスＸ、走査線Ｙを介して駆動された
ときに信号バスＸ上の各ビットの表示信号Ｖpixをそれ
ぞれサンプリングする画素スイッチ回路ＳＷ、この画素
スイッチ回路ＳＷよってサンプリングされた表示信号を
保持する一対のインバータ回路で構成される１ビットの
スタティックメモリからなるデジタルメモリ部ＭＲ、こ
のデジタルメモリ部ＭＲから対応液晶表示画素ＰＸに印
加される表示信号を所定周期で極性反転する極性制御回
路ＰＣを含む。画素スイッチ回路ＳＷは走査線Ｙを介し
て制御される４個のスイッチ素子Ｓ１〜Ｓ４により構成
され、デジタルメモリ部ＭＲはこれらスイッチ素子Ｓ１
〜Ｓ４をそれぞれ介して信号バスＸの第１から第４ビッ
ト信号線から同時に印加される４ビットの表示信号を１
ビットずつそれぞれ保持する４個のスタティックメモリ
Ｍ１〜Ｍ４により構成される。極性制御回路ＰＣはデジ
タルメモリ部ＭＲおよび表示画素ＰＸ間に接続される。
スタティックメモリＭ１〜Ｍ４はそれぞれ正極性出力端
および負極性出力端を有し、極性制御回路ＰＣはこれら
表示画素ＰＸはスタティックメモリＭ１〜Ｍ４はそれぞ
れ正極性出力端および負極性出力端の一方から得られる
４ビット分の表示信号により液晶表示画素ＰＸを駆動す
る。液晶表示画素ＰＸはアレイ基板ＡＲに形成され各々
対応する１ビットの表示信号を階調電圧として受け取る
４個の画素電極ＰＥ１〜ＰＥ４、対向基板ＣＴに形成さ
れこれら階調電圧に同期して極性反転される共通電圧を
受け取る共通電極ＣＥ、およびこれら画素電極ＰＥ１〜
ＰＥ４と共通電極ＣＥ間に挟持される液晶層ＬＱにより
構成される。
走査線Ｙ、４ビットの表示信号Ｖpixを各ビット毎に並
列に伝送する信号バスＸ、走査線Ｙを介して駆動された
ときに信号バスＸ上の各ビットの表示信号Ｖpixをそれ
ぞれサンプリングする画素スイッチ回路ＳＷ、この画素
スイッチ回路ＳＷよってサンプリングされた表示信号を
保持する一対のインバータ回路で構成される１ビットの
スタティックメモリからなるデジタルメモリ部ＭＲ、こ
のデジタルメモリ部ＭＲから対応液晶表示画素ＰＸに印
加される表示信号を所定周期で極性反転する極性制御回
路ＰＣを含む。画素スイッチ回路ＳＷは走査線Ｙを介し
て制御される４個のスイッチ素子Ｓ１〜Ｓ４により構成
され、デジタルメモリ部ＭＲはこれらスイッチ素子Ｓ１
〜Ｓ４をそれぞれ介して信号バスＸの第１から第４ビッ
ト信号線から同時に印加される４ビットの表示信号を１
ビットずつそれぞれ保持する４個のスタティックメモリ
Ｍ１〜Ｍ４により構成される。極性制御回路ＰＣはデジ
タルメモリ部ＭＲおよび表示画素ＰＸ間に接続される。
スタティックメモリＭ１〜Ｍ４はそれぞれ正極性出力端
および負極性出力端を有し、極性制御回路ＰＣはこれら
表示画素ＰＸはスタティックメモリＭ１〜Ｍ４はそれぞ
れ正極性出力端および負極性出力端の一方から得られる
４ビット分の表示信号により液晶表示画素ＰＸを駆動す
る。液晶表示画素ＰＸはアレイ基板ＡＲに形成され各々
対応する１ビットの表示信号を階調電圧として受け取る
４個の画素電極ＰＥ１〜ＰＥ４、対向基板ＣＴに形成さ
れこれら階調電圧に同期して極性反転される共通電圧を
受け取る共通電極ＣＥ、およびこれら画素電極ＰＥ１〜
ＰＥ４と共通電極ＣＥ間に挟持される液晶層ＬＱにより
構成される。
【００１４】画素電極ＰＥ１〜ＰＥ４はスタティックメ
モリＭ１〜Ｍ４にそれぞれ保持される１ビットの表示信
号、すなわち階調電圧間に２０，２１，２２，２３とい
う荷重をそれぞれ持たせるような面積比に設定される。
モリＭ１〜Ｍ４にそれぞれ保持される１ビットの表示信
号、すなわち階調電圧間に２０，２１，２２，２３とい
う荷重をそれぞれ持たせるような面積比に設定される。
【００１５】画素駆動部ＰＤはさらに走査線Ｙを介して
制御され液晶コントローラ２からＦＲＣ設定信号線に供
給される１ビットのＦＲＣ設定信号をスイッチ素子Ｓ１
〜Ｓ４に連動してサンプリングするスイッチ素子Ｓ０、
このスイッチ素子Ｓ０から印加されるモード設定信号Ｍ
ＯＤＥを保持する１ビットのスタティックメモリＭ０、
スタティックメモリＭ０の内容に従って選択的に駆動さ
れＬＳＢ(Least Significant Bit)であるスタティック
メモリＭ１の正極性出力端および負極性出力端を切り換
えて極性制御回路ＰＣに入力する切換回路ＳＷＸを含
む。切換回路ＳＷＸは液晶コントローラ２から供給され
るＦＲＣ用階調制御信号をスタティックメモリＭ０の内
容に従って出力するスイッチ素子ＳＸ、およびスイッチ
素子ＳＸからのＦＲＣ用階調シフト信号ＳＦＴに従って
ＬＳＢ(Least Significant Bit)であるスタティックメ
モリＭ１の正極性出力端および負極性出力端を切り換え
る一対のスイッチ素子ＳＰ，ＳＮで構成される。
制御され液晶コントローラ２からＦＲＣ設定信号線に供
給される１ビットのＦＲＣ設定信号をスイッチ素子Ｓ１
〜Ｓ４に連動してサンプリングするスイッチ素子Ｓ０、
このスイッチ素子Ｓ０から印加されるモード設定信号Ｍ
ＯＤＥを保持する１ビットのスタティックメモリＭ０、
スタティックメモリＭ０の内容に従って選択的に駆動さ
れＬＳＢ(Least Significant Bit)であるスタティック
メモリＭ１の正極性出力端および負極性出力端を切り換
えて極性制御回路ＰＣに入力する切換回路ＳＷＸを含
む。切換回路ＳＷＸは液晶コントローラ２から供給され
るＦＲＣ用階調制御信号をスタティックメモリＭ０の内
容に従って出力するスイッチ素子ＳＸ、およびスイッチ
素子ＳＸからのＦＲＣ用階調シフト信号ＳＦＴに従って
ＬＳＢ(Least Significant Bit)であるスタティックメ
モリＭ１の正極性出力端および負極性出力端を切り換え
る一対のスイッチ素子ＳＰ，ＳＮで構成される。
【００１６】そこで、まず通常表示モードの動作につい
て説明する。液晶コントローラ２に外部から供給される
５ビットのデジタル映像信号はＦＲＣ（フレーム・レイ
ト・コントロール）制御された４ビットのデジタル表示
信号Ｖpixに変換され、信号バスＸに供給される。走査線
Ｙに走査信号が入力されると、各ビットのデータはスタ
ティックメモリＭ１〜Ｍ４に書き込まれ、更に極性制御
回路ＰＣを介して各画素電極ＰＥ１〜ＰＥ４に書き込ま
れる。そして、各画素電極ＰＥ１〜ＰＥ４の電圧と共通
電極ＣＥとの電位差に基づいて表示が成される。例え
ば、外部から“00001”のデジタル映像信号が入力され
ると、液晶コントローラ２は第１フレームで“0000”
を、第２フレームで“0001”を出力する。これにより、
第１フレームでは各画素電極ＰＥ１〜ＰＥ４と共通電極
ＣＥとの電位差はゼロとなり、ノーマリ・ホワイトモー
ドの表示装置であれば白表示である０階調表示が成され
る。第２フレームでは、各画素電極ＰＥ１と共通電極Ｃ
Ｅにのみ所定の電位差が印加されることとなり、グレー
表示である１階調表示が成される。これにより、２フレ
ーム期間で０階調と１階調との中間の０．５階調が表示
されることとなる。次にメモリ表示モードについて説明
する。 まず、メモリ表示モードについて説明する。外部から“0
0001”のデジタル映像信号が液晶コントローラ２に入力
されると、液晶コントローラ２は４ビットのデジタル表
示信号“0000”と共にモード設定信号ＭＯＤＥ“1”を
供給する。走査線Ｙに走査信号が入力されると、各ビッ
トのデータはスタティックメモリＭ１〜Ｍ４に書き込ま
れ、またモード設定信号はスタティックメモリＭ０に書
き込まれる。モード設定信号ＭＯＤＥ“1”はＦＲＣモー
ドであることを意味し、スイッチ回路ＳＷＸのスイッチ
ＳＸは導通し、スイッチＳＰ及びＳＮはＦＲＣ用階調シ
フト信号ＳＦＴに基づいて制御される。 これにより、第１フレームでは各画素電極ＰＥ１と共通
電極ＣＥにのみ所定の電位差が印加されることとなり、
グレー表示である１階調表示が成される。第２フレーム
以降では、新たなデジタル映像信号の入力があるまでス
タティックメモリＭ１〜Ｍ４及びスタティックメモリＭ
０に保持される情報に基づいて表示が維持されることと
なる。即ち、第２フレームでは各画素電極ＰＥ１〜ＰＥ
４と共通電極ＣＥとの電位差はゼロとなり、ノーマリ・
ホワイトモードの表示装置であれば白表示である０階調
表示が成され、以降繰り返される。これにより２フレー
ム期間で０階調と１階調との中間の０．５階調が表示さ
れることとなる。 またメモリ表示モードについて説明する。外部から“000
10”のデジタル映像信号が液晶コントローラ２に入力さ
れると、液晶コントローラ２は４ビットのデジタル表示
信号“0001”と共にモード設定信号ＭＯＤＥ“0”を供
給する。走査線Ｙに走査信号が入力されると、各ビット
のデータはスタティックメモリＭ１〜Ｍ４に書き込ま
れ、またモード設定信号はスタティックメモリＭ０に書
き込まれる。モード設定信号ＭＯＤＥ“0”は非ＦＲＣ
（スタティック）モードであることを意味し、スイッチ
回路ＳＷＸのスイッチＳＸは非導通となる。
て説明する。液晶コントローラ２に外部から供給される
５ビットのデジタル映像信号はＦＲＣ（フレーム・レイ
ト・コントロール）制御された４ビットのデジタル表示
信号Ｖpixに変換され、信号バスＸに供給される。走査線
Ｙに走査信号が入力されると、各ビットのデータはスタ
ティックメモリＭ１〜Ｍ４に書き込まれ、更に極性制御
回路ＰＣを介して各画素電極ＰＥ１〜ＰＥ４に書き込ま
れる。そして、各画素電極ＰＥ１〜ＰＥ４の電圧と共通
電極ＣＥとの電位差に基づいて表示が成される。例え
ば、外部から“00001”のデジタル映像信号が入力され
ると、液晶コントローラ２は第１フレームで“0000”
を、第２フレームで“0001”を出力する。これにより、
第１フレームでは各画素電極ＰＥ１〜ＰＥ４と共通電極
ＣＥとの電位差はゼロとなり、ノーマリ・ホワイトモー
ドの表示装置であれば白表示である０階調表示が成され
る。第２フレームでは、各画素電極ＰＥ１と共通電極Ｃ
Ｅにのみ所定の電位差が印加されることとなり、グレー
表示である１階調表示が成される。これにより、２フレ
ーム期間で０階調と１階調との中間の０．５階調が表示
されることとなる。次にメモリ表示モードについて説明
する。 まず、メモリ表示モードについて説明する。外部から“0
0001”のデジタル映像信号が液晶コントローラ２に入力
されると、液晶コントローラ２は４ビットのデジタル表
示信号“0000”と共にモード設定信号ＭＯＤＥ“1”を
供給する。走査線Ｙに走査信号が入力されると、各ビッ
トのデータはスタティックメモリＭ１〜Ｍ４に書き込ま
れ、またモード設定信号はスタティックメモリＭ０に書
き込まれる。モード設定信号ＭＯＤＥ“1”はＦＲＣモー
ドであることを意味し、スイッチ回路ＳＷＸのスイッチ
ＳＸは導通し、スイッチＳＰ及びＳＮはＦＲＣ用階調シ
フト信号ＳＦＴに基づいて制御される。 これにより、第１フレームでは各画素電極ＰＥ１と共通
電極ＣＥにのみ所定の電位差が印加されることとなり、
グレー表示である１階調表示が成される。第２フレーム
以降では、新たなデジタル映像信号の入力があるまでス
タティックメモリＭ１〜Ｍ４及びスタティックメモリＭ
０に保持される情報に基づいて表示が維持されることと
なる。即ち、第２フレームでは各画素電極ＰＥ１〜ＰＥ
４と共通電極ＣＥとの電位差はゼロとなり、ノーマリ・
ホワイトモードの表示装置であれば白表示である０階調
表示が成され、以降繰り返される。これにより２フレー
ム期間で０階調と１階調との中間の０．５階調が表示さ
れることとなる。 またメモリ表示モードについて説明する。外部から“000
10”のデジタル映像信号が液晶コントローラ２に入力さ
れると、液晶コントローラ２は４ビットのデジタル表示
信号“0001”と共にモード設定信号ＭＯＤＥ“0”を供
給する。走査線Ｙに走査信号が入力されると、各ビット
のデータはスタティックメモリＭ１〜Ｍ４に書き込ま
れ、またモード設定信号はスタティックメモリＭ０に書
き込まれる。モード設定信号ＭＯＤＥ“0”は非ＦＲＣ
（スタティック）モードであることを意味し、スイッチ
回路ＳＷＸのスイッチＳＸは非導通となる。
【００１７】これにより、第１フレームでは各画素電極
ＰＥ１と共通電極ＣＥにのみ所定の電位差が印加される
こととなり、グレー表示である１階調表示が成される。
同様に第２フレームにおいても各画素電極ＰＥ１と共通
電極ＣＥにのみ所定の電位差（第１フレームとは逆極
性）が印加されることとなり、グレー表示である１階調
表示が成される。 以上のようにして、図３に示すように４ビットの表示信
号で指定できる１６階調にさらに１５個の中間階調を加
えた３１階調表示が可能となる。 以上説明したように、本実施形態の液晶表示装置では、
静止画等を表示するにあたり内蔵のメモリを用いた駆動
により、周辺の駆動回路を停止させることができ、これ
により低消費電力化を達成することができる。 しかも、メモリ駆動に際し、一表示画素を４つの副画素
に区分した面積階調表示とＦＲＣ表示とを組み合わせる
ことにより、５ビット映像信号相当の３１階調表示を実
現することができた。これにより、最小画素の面積に制
約されることなく、多階調のメモリ表示が可能となっ
た。 尚、本発明は上述の実施形態に限定されず、その要旨を
逸脱しない範囲で様々に変形可能である。即ち、有機Ｅ
Ｌ表示装置等にも適用可能であり、またメモリとしては
ＤＲＡＭ等を用いることもできる。 また、副画素サイズは必ずしもビットに対応した重み付
けが成されなくても、例えばメモリ電源の電圧を可変し
ておくこと等により面積比率を補償しても良い。
ＰＥ１と共通電極ＣＥにのみ所定の電位差が印加される
こととなり、グレー表示である１階調表示が成される。
同様に第２フレームにおいても各画素電極ＰＥ１と共通
電極ＣＥにのみ所定の電位差（第１フレームとは逆極
性）が印加されることとなり、グレー表示である１階調
表示が成される。 以上のようにして、図３に示すように４ビットの表示信
号で指定できる１６階調にさらに１５個の中間階調を加
えた３１階調表示が可能となる。 以上説明したように、本実施形態の液晶表示装置では、
静止画等を表示するにあたり内蔵のメモリを用いた駆動
により、周辺の駆動回路を停止させることができ、これ
により低消費電力化を達成することができる。 しかも、メモリ駆動に際し、一表示画素を４つの副画素
に区分した面積階調表示とＦＲＣ表示とを組み合わせる
ことにより、５ビット映像信号相当の３１階調表示を実
現することができた。これにより、最小画素の面積に制
約されることなく、多階調のメモリ表示が可能となっ
た。 尚、本発明は上述の実施形態に限定されず、その要旨を
逸脱しない範囲で様々に変形可能である。即ち、有機Ｅ
Ｌ表示装置等にも適用可能であり、またメモリとしては
ＤＲＡＭ等を用いることもできる。 また、副画素サイズは必ずしもビットに対応した重み付
けが成されなくても、例えばメモリ電源の電圧を可変し
ておくこと等により面積比率を補償しても良い。
【００１８】
【発明の効果】以上のように本発明によれば、多階調の
メモリ表示が簡単な構成で実現される平面表示装置を提
供することができる。
メモリ表示が簡単な構成で実現される平面表示装置を提
供することができる。
【図１】本発明の一実施形態に係る液晶表示装置の概略
的な構造を示す図である。
的な構造を示す図である。
【図２】図１に示す表示画素周辺の回路構成を示す図で
ある。
ある。
【図３】図２に示すデジタルメモリ部に格納される４ビ
ットの表示信号に基づいて得られる階調レベルを示す図
である。
ットの表示信号に基づいて得られる階調レベルを示す図
である。
Ｘ…信号バス
Ｙ…走査線
ＰＤ…画素駆動部
ＰＸ…液晶表示画素
ＳＷ…画素スイッチ回路
ＭＲ…デジタルメモリ部
ＰＣ…極性制御回路
ＳＷＸ…切換回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｅ
６４１Ｇ
６４１Ｋ
Ｆターム(参考） 2H093 NA11 NA16 NA23 NA33 NA34
NA43 NA54 NA57 NA59 NC09
NC15 NC22 NC40 NC41
5C006 AA01 AA12 AA14 AA17 AC28
AF44 AF51 BB16 BC03 BC12
BC20 BF09 FA47 FA56
5C080 AA06 AA10 BB05 DD03 DD26
EE29 FF11 GG12 JJ02
Claims (3)
- 【請求項１】 表示画面を構成する複数の表示画素と、
前記複数の表示画素の行に沿った複数の走査線と、前記
複数の表示画素の列に沿った複数の信号バスと、前記複
数の走査線および複数の信号バスの交差位置近傍に配置
され前記複数の表示画素をそれぞれ駆動する複数の画素
駆動部とを備え、 前記表示画素は複数の副画素に区分され、 前記各画素駆動部は、対応走査線を介して駆動されたと
きに対応信号バスから複数ビットの表示信号を取り込む
画素スイッチ回路と、前記画素スイッチ回路によって取
り込まれた表示信号を保持すると共に対応副画素に所定
の電圧を供給するデジタルメモリ部と、前記デジタルメ
モリ部からの出力を入力映像信号に基づいて所定周期で
反転させる切換回路を含むことを特徴とする平面表示装
置。 - 【請求項２】 前記所定周期は前記表示画面の更新周期
である１フレーム期間に設定されることを特徴とする請
求項１記載の平面表示装置。 - 【請求項３】 前記切換回路は前記デジタルメモリ部の
最小荷重ビットに対応して配置されることを特徴とする
前記所定周期は前記表示画面の更新周期である１フレー
ム期間に設定されることを特徴とする請求項１記載の平
面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304724A JP2003108094A (ja) | 2001-09-28 | 2001-09-28 | 平面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304724A JP2003108094A (ja) | 2001-09-28 | 2001-09-28 | 平面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108094A true JP2003108094A (ja) | 2003-04-11 |
Family
ID=19124605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001304724A Pending JP2003108094A (ja) | 2001-09-28 | 2001-09-28 | 平面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003108094A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661467B1 (ko) | 2004-04-26 | 2006-12-27 | 미쓰비시덴키 가부시키가이샤 | 액정표시장치 및 그것의 교류구동방법 |
| US7439965B2 (en) | 2004-03-05 | 2008-10-21 | Anderson Daryl E | Method for driving display device |
-
2001
- 2001-09-28 JP JP2001304724A patent/JP2003108094A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439965B2 (en) | 2004-03-05 | 2008-10-21 | Anderson Daryl E | Method for driving display device |
| KR100661467B1 (ko) | 2004-04-26 | 2006-12-27 | 미쓰비시덴키 가부시키가이샤 | 액정표시장치 및 그것의 교류구동방법 |
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