JPS6218181A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はひとつの表示画像（親画面）中に他の表示画像
（子画面）を映出可能な、いわゆるピクチャー・イン・
ピクチャ一方式のテレビシ璽ン受像機におけるメモリア
クセス回路に関する。

〔発明の技術的背景とその問題点〕

ピクチャー・イン・ピクチャ一方式のテレビジョン受像
機においては、親画面とは異なる画像である子画面を、
親画面中に映出する。従って、子画面データを記憶する
フィールドメモリが必要である。一方、フィールドメモ
リの子画面データが読み出される場合には、子画面を表
示するテレビ−）Ｗン受像機の同期信号に同期させて前
記フィールドメモリのアドレスをアクセスする必要があ
る。しかし、子画面データの信号源は、必らずしも、表
示側に同期しているとは限らず、フィールドメモリに子
画面データを書き込む期間と、子画面データを読み出す
期間とがオーバージッダすることになる。従って、従来
は、上記オーバージッダする期間を避ける・ために、一
旦子画面データをバッファメモリに蓄積し、これに蓄積
された子画面データを、前記表示側に同期させて読み出
し前記フィールドメモリに書き込むという、方法がとら
れている。

しかし、この方法によると、メモリが複数となシ回路規
模が大きくなるという問題がある。

また、メモリが複数あれば、それぞれの書き込み読み出
しタイミングを設定する制御回路も複雑になる。

更に、上記フィールドメモリの子画面データは、常に同
じ内容のものとは限らず、その信号源が切換えられるこ
とが考えられる。このような場合に、上記従来の子画面
データの書き込み方法であると、信号源が切換りたにも
かかわらず以前の子画面の像がしばらく残シ、表示され
る。また、電源投入直後であると、子画面部分は不特定
のデータによりノイズ画面となる。

〔発明の目的〕

この発明は上記の事情に鑑みてなされたもので、メモリ
素子としてはフィールドメモリのみを使用してこれに直
接子画面データを書き込めるようにし、かつ子画面デー
タの表示領域が電源投入時あるいは信号源切換時にノイ
ズ画面となるのを防止し得るメモリアクセス回路を提供
することを目的とする。

〔発明の概要〕

この発明は、第１図に示すように、フィールドメモリ２
１が本来ならば読出モードに設定される期間を、モード
切換手段２３を介して強制的に書込モーげにし、本来の
読出期間に初期化データを表示させるとともに、一方で
はフィールドメモリ２１に初期化データを書き込むこと
で、電源投入時、信号源切換時などに、子画面がノイズ
表示となるのを防止し得るようにしたものである。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明する。

ピクチャー・イン・ピクチャ一方式のテレピノ讐ン受像
機におけるメモリアクセスの表示（読み出し）は親画面
同期で行い、子画面データの書き込みは子画面同期で行
う必要がある。

第１図は上記条件を考慮したメモリアクセス回路のブロ
ック図である。以下この回路の説明に際しては、第２図
に示すタイミングチャートを参照して行なう。

八）　この回路においては、書込データ処理回路３２か
らの子画面データが、直接フィールドメモリ２１に書き
込まれるとともに（子画面同期）、フィールドメモリ２
１のデータは親画面同期で読み出され表示データ処理回
路３５に供給される。このように、非同期関係にあるデ
ータの書き込み、読み出しタイミングの同期化を得る手
段は、これから説明する制御パルス発生手段である。

（Ｂ）　　次に、この回路においては、子画面データの
信号源（例えばビデオチーブレコーダ、ビデオディスク
、第２チー−すなど）が切換えられた際に、このことを
表示画面上でユーザにわかシやすくする機能が設けられ
ている。これは、信号源が切換わりたときに、一時的に
、中央演算処理装置（以下ＣＰＵと称する）４４のキャ
ラクタメモリから信号源の識別データをフィールドメモ
リ２１に書き込むことで達成されている。

（Ｃ）　　更に、この回路においては、電源投入時、信
号源切換時などのように、フィールドメモリ２１内の子
画面データが安定していないような期間に子画面像がノ
イズ画面とならないようにする初期化機能が設けられて
いる。しかもこの初期化手段による初期化は高速で得ら
れるように構成されている。

以下上記（５）〜Ｃ）を達成するための回路を頭に説明
する。

フィールドメモリ２１へデータを書き込むためのアドレ
スｆは、書込カウンタ２２で発生される。書込カラ／り
２２は、クロック（ＷＣＫ）（第２図（ｄ）参照）、水
平同期パルスい■Ｄ）、垂直同Ｍ”ルス（ＷＶ’Ｄ）を
用いて・上記アドレスｆを作っている。第２図（ｆ）は
上記アドレスｆの最下位ビットを示している。上記書込
アドレスｆは、アドレス切換回路４２に供給される。

一方、フィールドメモリ２１のブータラ表示するための
クロック（ＲＣＫ）　（第２図（ａ）参照）、水平同期
・ヤルス（ＲＨＤ）　、垂直同期パルス（ＲＶＤ）は、
読出カウンタ２４に供給される。この読出カウンタ２４
は、読出アドレスＣ及びアドレス切換ノ４ルスｂを発生
し、読出アドレスＣをアドレス切換回路４２０入力部に
供給し、アドレス切換・ｆルスｂを制御部に供給する。

第２図（ｂ）はアドレス切換ノクルスを示し、第２図（
、）は読出アドレスの最下位ビットを示している。

アドレス切換回路４２は、アドレス切換ノクルスｂがロ
ーレベルのとき書込アドレスｆを選択してフィールドメ
モリ２１に供給し、アドレス切換ノ４ルスｂがハイレベ
ルのとき読出アドレスＣを選択してフィールドメモリ２
１に供給する。

但し、ＣＰＵ　４４からの切換信号ｐがハイレベル″″
Ｈ”であることを条件とする。

更に、アドレス切換回路４２には、ＣＰＵ　（４からの
アドレスＳも供給される。第３図（、）はＣＰＵ　４４
から出力されるアドレスを示している。

このアドレス切換回路４２は、　ＣＰＵ　４４がらの切
換信号ｐがローレベル″″Ｌ”のとき、ＣＰＵ　４４カ
ラノアドｖスＳと読出カウンタ２４かラノ読出アドレス
Ｃを選択的にフィールドメモリ２１に供給する。第２図
（ｈ）は、アドレス切換回路４２から得られたアドレス
の最下位ビットを示している。

上記のアドレス切換パルスｂは、フィールドメモリ２１
の読み出し＠）／書き込み（ホ）モードを決定する〜Ｗ
モード切換手段２３と、読み出しと書き込みのタイミン
グが重なることのないように同期化を得る制御・ぐルス
発生手段２５にも供給される。

制御）４ルス発生手段２５は、Ｄ型フリッグフロッ！２
６．２７でシフトレジスタを形成し、Ｄ型フリップフロ
ッｆｘ６のＤ入力端に上記アげレス切換パルスｂが供給
される。さらに、シフトクロックとしては、前述した表
示クロックａが利用される。各り型フリッグフ。ッｆ２
．。

２７の出力信号１．ｊは、アドレス切換・中ルスｂに対
して、第２図１．ｊに示す波形となる。

この信号ｌの立ち上シ時点と信号ｊの立ち上シ時点間は
、ノクルスｂがローレベルの期間であシ、フィールドメ
モリ２１へのデータ書き込み期間として利用することが
できる。

今、フィールドメモリ２１に子画面データが書き込まれ
る場合について説明する。子画面データを書き込む場合
の書込要求パルス＠（第２図０参照）は、書込カウンタ
２２の出力をデコードするデコーダ２８から得られる。

フィールドメモリ２１にｉＦき込む子画面データは、水
平ライン数の全２イン分は必要なく、数ラインに１つの
ライン分で十分である。つｔｂ子画面データは間引きさ
れてメモリ２１に書き込まれる。

この間引き率が、書込要求・ぐルスｅの周期に対応する
。書込要求パルスｅは、子画面データに同期しており、
書込要求・々ルス切換回路４３を介してＤ型フリッグフ
ロッゾ２９のクロック入力端に供給される。但しＣＰＵ
　４４からの切換信号ｐがハイレベル＠Ｈ”であること
を条件とする。

第２図（ｕ）は、Ｄ型フリッグフロッｆ２９のクロック
を示している。Ｄ型フリッ！フロッｆ２９゜３０は、先
のＤ型フリッグフロッ！２６．２７及びナンド回路３１
とともに、書き込み期間と読み出し期間とが重ならない
ように同期化を得る回路である。

Ｄ！フリッグフロップ２９の出力信号ｋ（第２図（ｋ）
参照）は、Ｄ型フリッグフロッグ３０のＤ入力端に供給
され、このＤ型フリッグフロッｆ３０のクロック入力端
には、前記した信号１が供給される。従って、出力信号
に、ｔは、第２図（ｋ）　、　（ｔ）に示すようになり
、出力信号ｔのハイレベルの期間がデータ書き込み期間
に一致し、しかも読み出し側に同期化される。ナンド回
路３１は、信号ｊ、ｔを用いて、Ｄ型フリッゾフロッ７
’、？９．ＪＯのリセットパルスｍを作ル。

（第２図（ホ）参照） 上記のように、ＤＷフリッゾフロッｆ３０からは、書き
込みのタイミングを表示側に同期化した制御ノ４ルスｔ
として得ることができる。

この制御・ダルスｔは、しＷモード切換手段２３のす／
ド回路５３に供給される。Ｒ／Ｗモード切換手段２３に
は、前述したアドレス切換ノ４ルスｂ及び制御／Ｐルス
ｔ、更にＣＰＵ　４４からのモード強制信号Ｐ１が供給
される。今、しＷモード切換手段２３は、インバータ５
１，５２、ナンド回路５３．５４、アンド回路５５によ
り構成されておシ、そのタイミングチャートは、第４図
、第５図に示すようＫなる。

今、第４図のタイミングチャートのようにモード強制信
号Ｐ１がハイレベル＠Ｈ”に設定されている場合は、ア
ンド回路５５の出力信号ｎは、制御ノ母ルスｔに同期し
てローレベルとなり、この期間フィールドメモリ２１を
書き込みモードに設定する。この書き込みタイミングは
、アドレス切換ノ９ルスｂのローレベル期間に一致し、
を込７ドレスがフィールドメモリ２１に供給される。第
４図の出力ｎは、第２図の出力ｎと同じである。

第５図は、モード強制信号Ｐ１がローレベルのときのタ
イミングチャートである。この場合は、アンド回路５５
の出力ｎは、アドレス切換パルスｂを反転した形となる
。第５図のタイミングチャートを必要とするのは、後述
する初期化機能が働く場合であシ、この機能については
、更に後で詳しく述べる。

さて、第４図、第２図のタイミングチャートでは、上述
したように５子画面データの書き込みが、書込要求パル
スｅに応答して行なわれる。

書込データは、書込データ処理回路３２から書込データ
切換回路４１、バッファダート３３を介してフィールド
メモリ２１に供給される。

書込データ切換回路４１は、子画面データを書き込む場
合には、切換信号ｐがハイレベルであるから、データｇ
を選択し、また、バッファダート３３は、第２図、第４
図に示した出力信号ｎがローレベルのとき書込データを
導出する。

第２図のタイミングチャートのように、子画面データが
フィールドメモリ２１に書き込まれる場合、アドレス切
換・千ルスｂによって書き込みチャンスが与えられるが
、４回に１回の割合で子画面データが書き込まれる。こ
のような場合は、親画面に対して１の広さの子画面とな
る。

一方、フィールドメモリ２１のデータハ、表示側に同期
した読出カウンタ２４からの読出アドレスに従って読み
出される。従って、読出期間（アドレス切換）４ルスｂ
がハイレベル）のときは、アドレス切換回路４２は、読
出アドレスぐを選択する。この場合、フィールドメモリ
２１には、子画面データの存在しないアドレスが存在す
るが、このアドレスの読出期間には、表示データ処理回
路３５において親画面信号が付加される。

第２図は、子画面データをフィールドメモリ２１に書き
込む場合のタイミングチャートを示している。従って、
ＣＰＵ　４４からの切換信号ｐはハイレベル＠Ｈ”であ
シ、ＣＰＵ　４４が読取る読取データｑ、書込データｒ
、書込アドレスＳ、書込要求ノクルスｔについては示し
ていない。

次に、上記ＣＰＵ　４４によってフィールドメモリ２１
をアクセスする場合について説明する。

ＣＰＵ　４４によって、フィールドメモリ２１をアクセ
スする場合は、例えば、子画面部分に、文字、図形など
のキャラクタを表示させる場合がある。

第３図は、ＣＰＵ　４４からの書込データｒをフィール
ドメモリ２１に書込む場合のタイミングチャートである
。第３図の信号（ａ）〜（ｃ）、第３図の（ｈ）〜（０
）は、第２図の信号と同じである。

ＣＰＵ　４４は、例えば子画面データの信号源が切換え
られたときに応答し、切換信号ｐをローレベルにする。

信号源の切換情報は、操作部４６から得られる。切換信
号ｐがローレベル″″Ｌ″になると、書込データ切換回
路４１は、ＣＰＵ　４４からの書込データｒを選択する
。

更にＣＰＵ　４４は、信号源の切換時及び電源投入時に
は、初期化のためにモード強制信号Ｐ１をローレベル″
′Ｌ＃にして一定期間出力する。更に、この一定期間Ｃ
ＰＵ　４４は、初期化データを書込データｒとして出力
する。

ここで、第５図のタイミングチャートをみればわかるよ
うに、フィールドメモリ２１のモードを設定する信号ｎ
は、本来の読出期間を書込モードに強制的に設定する。

この結果、本来の読出期間に、ＣＰＵ　４４からの初期
化データがデータ・々ス２１Ａ上に存在することになる
。このときデータバス２１人上に存在する初期化データ
は１表示データ処理回路３５に供給されるとともにフィ
ールドメモリ２１にも書き込まれることになる。また、
この場合は、アドレス切換回路４２は、ＣＰＵ　４４か
らのアドレスＳを選択してフィールドメモリ２２に供給
する。しかもこのときは、フィールドメモリ２１の書き
込みモードは、制御・ぐルスｔには依存しない。従って
、第２図のように、子画面データを書き込む場合のスピ
ードの４倍のスピードで初期化データが書き込まれる。

上記のように、データバス２１に上に、本来の読出期間
に初期化データを導出し、これをフィールドメモリ２１
に書き込むことにより、表示画面は、第６図に示すよう
な表示経過を得る。

即ち、第６図の（４）は子画面信号源の切換直後、又は
電源投入直後であυ、子画面部分が瞬間的にノイズ表示
となる。しかし、すぐに上記した高速初期化機能によっ
て、第６図の（Ｂ）に示す如く子画面部分のノイズ表示
は無くなる。これは、本来は読出期間であるべきタイミ
ングに初期化データを出力し、これを表示しながらフィ
ールドメモリに書き込むので、メモリ内のデータが表示
側に供給されずに済むからである。

上記の如く一定期間の初期化処理が行なわれると、今度
は、信号源の識別表示が行なわれる。

即ち、ＣＰＵ　４４は、操作部４６から信号源切換情報
を得るので、ビデオテールレコーダ、ビデオディスク、
第２チユーナなどのうち何れが選択されたのかを判定す
ることができる。ＣＰＵ４４は、この判定結果に応じて
、キャラクタＲＯＭから例えば選択された信号源の称呼
データを書込データｒとして出力する。また、このとき
は切換信号ｐはローレベル“Ｌ”に昧持される。

しかし、モード強制信号Ｐ１は、・・イレペル“Ｈ”に
変更される。更に、この場合、ＣＰＵ　４４は、第３図
に示す書込要求・ぐルスｔを出力する。

従って、ＣＰＵ　４４は、フィールドメモリ２ノに対し
て、所望の書込データｒ及び書込アドレス８を書込期間
に与えることができる。書込要求・卆ルスＬが与えられ
たときの制御ａハルス発生手段２５の動作は、先に説明
したときと同じであり、アドレス切換・ぐルスｂに同期
した制御信号ｔを得ることができる。

この結果、信号源が切換えられた場合、先の初期化処理
の後で、信号源の識別表示が例えば第６図の（Ｃ）に示
すように得られる。このように、信号源の識別表示を一
定期行なった後は、第２図のタイミングチャートに示し
たように、子画面データの書き込み処理が行なわれる。

（第６図＠） 更に上記の回路には、子画面データを保存したい場合、
フィールドメモリ２１から読み出し、例えばハードコピ
ー装置４７に供給する機能も設けられている。

即ち、データバス２１ｋには、Ｄ型フリッ！フロッ７ｐ
４５のＤ入力端が接続され、このＤ型フリッグフロッグ
４５の出力は、ＣＰＵ　４４に供給される。フィールド
メモリ２ノ内の子画面データを読み出すには、切換信号
ｐがローレベルに設定され、ＣＰＵ　４４からは、子画
面データを記憶している部分の読出アドレスが次々とフ
ィールドメモリ２１に供給される。従って、ＣＰＵ４４
は、Ｄ型フリッ！フロン７″４５からのデータを読みと
り、ハードコピー装置４７に供給すれば、子画面の深存
記録が可能となる。

〔発明の効果〕

以上説明したように、この発明では、信号源切換え時、
電源投入時などに、フィールドメモリの読出期間に、Ｃ
ＰＵからデータバス上に初期化データを送る一方、フィ
ールドメモリを強制的に書込モードに制御することで、
子画面がノイズ表示状態°となるのを防止し得るメモリ
アク゛　セス回路を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図、第
３図は第１図の回路の各部信号のタイミングチャート、
第４図、第５図も第１図の回路の各部信号のタイミング
チャート、第６図はこの発明によるメモリアクセス回路
による表示例を示す図である。 ２１・・・フィールドメモリ、２２・・・書込カラ／り
、２３・・・モード切換手段、２４・・・読出カウンタ
、２５・・・制御ノ９ルス発生手段、４１・・・書込デ
ータ切換回路、４２・・・アドレス切換回路、４３・・
・書込要求パルス切換回路、４４・・・ＣＰＵ　。 出願人代理人　　弁理士　鈴　江　武　彦＾　　へ　　
　　　　　　　へ　　へ　　へ　へ　　＾　　へｃｗ　
Ｅ　ＣＯユσ−の一フ ーノ　　ν　　−ノ　　−ノ　　　　　　　　−ノ　　
煽ノ　　−ノ　−一　　−ノ　　−ノ（ｂ） （ｐＩ）　　　”　Ｈ’ ＜ｆＩ＞ 第４図 （ｐｌ）　　　’　Ｌ　’ （Ｉｔ）　　　　　ＨヌＩ＝し

Claims (1)

1. 【特許請求の範囲】 複数の信号源からの書込データが供給され、データ切換
   信号に応答して何れか１つの信号源からの書込データを
   選択し、バッファゲートを介してフィールドメモリのデ
   ータ入力部に供給する書込データ処理手段と、 前記フィールドメモリのアドレス入力部に書込アドレス
   と読出アドレスを選択的に供給するアドレス切換手段と
   、 前記読出アドレスを発生するとともに前記フィールドメ
   モリに前記読出アドレスを供給するための第１の期間と
   、書込アドレスを供給するための第２の期間とを交互に
   設定するアドレス切換パルスを発生し、前記読出アドレ
   スを前記アドレス切換手段の入力部に供給し、前記アド
   レス切換パルスを前記アドレス切換手段の制御端に供給
   する読出アドレス発生手段と、 書込アドレスを発生し前記アドレス切換手段の入力部に
   供給する書込アドレス発生手段と、前記アドレス切換パ
   ルスに応答して、前記第１の期間に前記フィールドメモ
   リを読出モード、第２の期間に書込モードに制御するモ
   ード切換手段と、 信号源の切換え及び電源投入時などに応答して、前記書
   込データ処理手段、アドレス切換手段、モード切換手段
   に制御信号を供給し、前記書込データ処理手段を介して
   前記フィールドメモリに初期化データを供給するととも
   に前記アドレス切換手段を介して独自の書込アドレスを
   前記フィールドメモリに供給し、更に読出期間である前
   記第１の期間が書込モードとなるように前記モード切換
   手段を介して前記フィールドメモリを強制的に書込モー
   ドにする初期化手段とを具備したことを特徴とするメモ
   リアクセス回路。