JPH0568915B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はひとつの表示画像（親画面）中に他の
表示画像（子画面）を映出可能な、いわゆるピク
チヤー・イン・ピクチヤー方式のテレビジヨン受
像機における、メモリアクセス回路に関する。

〔発明の技術的背景とその問題点〕

ピクチヤー・イン・ピクチヤー方式のテレビジ
ヨン受像機では、親画面とは異なる画像である子
画面を親画面中に映出するため、子画面の画像信
号を記憶するフイールドメモリが備えられてい
る。第３図に上記フイールドメモリへの書き込
み、読み出しを制御するメモリアクセス回路の一
従来例を示す。

子画面は親画面の一部分を使用して映出される
ため、子画面表示に使用される走査線の数は限ら
れる。よつて、フイールドメモリ１に記憶される
データ量も全ライン（525本／フレーム）分は必
要なく、フイールドメモリ１には例えば３ライン
に１本ずつの割合で子画面画像データが書き込ま
れる。書き込みに当つてはまず、１ライン分のデ
ータを記憶可能なバツフアメモリ２を用意し、１
ラインの1/3の期間でバツフアメモリ２へ子画面
画像データを書き込み、残り2/3ラインの期間に
前記バツフアメモリ２から前記フイールドメモリ
１へバスライン３ａ，３ｂを介して画像データが
転送される。

ここで前記子画面画像データは子画面書込デー
タ処理回路４がデジタルデータの形で前記バツフ
アメモリ２のバスライン３ａへ供給するものであ
り、この子画面画像データのバツフアメモリ２へ
の読み出し（Ｒ）／書き込み（Ｗ）制御は、バツ
フアメモリＲ／Ｗ制御回路５がバツフアメモリ２
へ向け供給する制御信号により行われる。なお制
御回路５は、子画面クロツク（CCK）子画面水
平同期パルス（CHD）、子画面垂直同期パルス
（CVD）を入力し、書き込みアドレスおよびタイ
ミングパルスを計数するバツフアメモリ書込カウ
ンタ６の出力する制御タイミングパルスの供給を
受け、前記制御信号を出力する。

また、バスライン３ａへ転送された画像データ
は、バツフアゲート７ａを介して前記フイールド
メモリ１のバスライン３ｂへ配送される。バツフ
アゲート７ａにはフイールドメモリＲ／Ｗ制御回
路８から書き込み制御信号が供給されており、書
き込み制御信号発生時にゲートが開かれ、前記画
像データはフイールドメモリ１へ供給される。フ
イールドメモリ１が画像データを書き込むか読み
出すかの制御は、やはり前記フイールドメモリ
Ｒ／Ｗ制御回路８の出力するＲ／Ｗ制御信号によ
り行われる。Ｒ／Ｗ制御回路８は、親画面クロツ
ク（PCK）、親画面水平同期パルス（PHD）を入
力し、アドレスおよびタイミングパルスを計数す
るメモリ間転送カウンタ９の出力する書き込み制
御タイミングパルスの供給を受け、前記書き込み
制御信号を発生するものであり、また親画面垂直
同期パルス（PVD）、クロツク（PCK）、水平パ
ルス（PHD）を入力し、アドレスおよびタイミ
ングパルスを計数するフイールドメモリ書込カウ
ンタ１０の出力するＲ／Ｗ制御タイミングパルス
の供給を受け、前記Ｒ／Ｗ制御信号を発生するも
のである。このＲ／Ｗ制御信号によりフイールド
メモリ１より読み出される子画面画像データは、
バスライン３ｂに転送された後、バツフアゲート
７ｂを介し、子画面表示データ処理回路１１に供
給される。子画面表示データ処理回路１１は、子
画面画像データを処理し、受像管の画像面上に子
画面を映出する。

さて、フイールドメモリ１は上述の如く子画面
表示を行うための画像データの読み出しを行つて
いる。また、親画面、子画面は通常、互いに非同
期である。したがつて、バツフアメモリ２からフ
イールドメモリ１へのデータ転送を任意のタイミ
ングで行うと、フイールドメモリ１における読み
出しと書き込みが重なり合う恐れがある。よつ
て、従来のフイールドメモリアクセス回路では両
動作が重なり合わないように、親画面水平走査期
間を２分し、各々書込期間と読出期間に分けて使
用している。これを行うための読み出し／書き込
みの水平アドレスは前記転送カウンタ９が出力し
ており、この水平アドレスはアドレス切換回路１
２ａ，１２ｂに供給される。アドレス切換回路１
２ａにはバツフアメモリ書込カウンタ６より書込
アドレスならびにアドレス切換信号も供給されて
おり、アドレス切換回路１２ａはバツフアメモリ
２へ書き込み、読み出しアドレスを切換えて出力
している。またアドレス切換回路１２ｂは、フイ
ールドメモリ１への供給アドレスを切換える回路
であり、前記水平アドレスの他、バツフアメモリ
書込カウンタ６よりラインアドレスが、フイール
ドメモリ書込カウンタ１０より書込アドレスなら
びにアドレス切換信号が供給されている。

以上の構成による従来のメモリアクセス回路
は、フイールドメモリ１の他、バツフアメモリ２
を備えているため、このバツフアメモリ２を制御
する回路、バツフアメモリ書込カウンタ６、アド
レス切換回路１２ａ等も含め回路規模が膨大であ
る。また、フイールドメモリ１、バツフアメモリ
２の双方の制御も煩雑であり、制御タイミングの
とり方に高い精度が要求されるものであつた。

〔発明の目的〕

本発明は、上記問題点に鑑み成されたものであ
り、メモリ素子としてはフイールドメモリのみを
有し、構成簡単にして安価に製作可能なメモリア
クセス回路を提供することを目的とする。

〔発明の概要〕

本発明のメモリアクセス回路は、フイールドメ
モリへの子画面データ書き込み、読み出し周期
（アドレス切換周期）を子画面画像データの発生
周期（書込要求発生周期）の２倍とすると共に、
書き込みアドレスの発生に合致させてメモリへの
データ書き込みを行う手段を具備し、以つて、メ
モリ素子としてはフイールドメモリのみを有し、
親画面、子画面が互いに非同期の場合においても
メモリアクセス可能なメモリアクセス回路を提供
する。

〔発明の実施例〕

ピクチヤー・イン・ピクチヤー方式のテレビジ
ヨン受像機におけるメモリアクセスは、表示（読
み出し）は親画面同期で行い、子画面データの書
込み子画面同期で行う必要がある。第１図は上記
条件を考慮した本発明の一実施例に係るメモリア
クセス回路のブロツク図である。以下、このメモ
リアクセス回路の説明を行う。説明に際しては第
２図に示すタイミングチヤートを参照して行うこ
とにする。

フイールドメモリ２１の表示を行うためのクロ
ツク（RCK）（第２図ａ参照）、水平同期パルス
（RHD）、垂直同期パルス（RVD）を入力として
アドレスおよびタイミングパルスを計数する書込
カウンタ２２はアドレス切換回路２３に向け書き
込みアドレスを出力する。第２図ｆに前記書き込
みアドレスの最下位ビツト情報を示す。一方、メ
モリ２１に書き込みを行うためのクロツク
（WCK）（第２図ｄ参照）、水平同期パルス
（WHD）、垂直同期パルス（WVD）を入力とす
る読出カウンタ２４は、前記アドレス切換回路２
３に読み出しアドレスおよびアドレス切換パルス
を供給する。第２図ｃに前記読み出しアドレスの
最下位ビツト情報を示す。前記アドレス切換回路
２３は前記アドレス切換パルス（第２図ｂ参照）
によつて切換制御され、切換パルスがローレベル
のとき書き込みアドレスを、ハイレベルのとき読
み出しアドレスをそれぞれフイールドメモリ２１
に向け出力する。このアドレス切換回路２３の出
力を第２図ｈに示す。

さて、前記アドレス切換パルスは、切換回路２
３に供給されると共に、２入力オアゲート２５の
一方の入力端ならびにＤフリツプフロツプ２６の
Ｄ端子に各々供給される。Ｄフリツプフロツプ２
６およびこれと接続するＤフリツプフロツプ２７
は表示クロツク（RCK）をクロツク入力とした
シフトレジスタを構成している。Ｄフリツプフロ
ツプ２６，２７の出力波形をそれぞれ第２図ｉ，
ｇに示す。

以下、書き込み動作を説明する。デコーダ２８
は、子画面画像データを書き込むべきタイミング
を与える書き込み要求パルス（第２図ｅ参照）を
発生する。先にも述べたようにフイールドメモリ
２１に書き込むべき子画面データは全ライン分は
必要なく、数ラインに１本ずつの割合で十分であ
る。すなわち、メモリ２１に書き込まれる子画面
データは間引かれたものである。前記書き込み要
求パルスは周期的に発生されるが、その周期がデ
ータの間引き率に対応する。この書き込み要求パ
ルスの周期は、書き込みカウンタ２２がデコーダ
２３に向け出力する書き込み周期信号により決定
され、デコーダ２３は前記書き込み周期信号をデ
コードして書き込み要求パルスを発生し、これを
Ｄフリツプフロツプ２９にクロツクとして供給す
る。Ｄフリツプフロツプ２９の出力（第２図ｋ参
照）は、。次段のＤフリツプフロツプ３０のＤ端
子に供給される。Ｄフリツプフロツプ３０のクロ
ツク端子には、前記Ｄフリツプフロツプ２６を介
したアドレス切換パルス（第２図ｉ参照）が入力
される。第２図ｉに示したＤフリツプフロツプ２
６の出力は、同図ｂに示したアドレス切換パルス
の書き込み周期の前縁部に対応して発生したパル
スとなつている。よつて、Ｄフリツプフロツプ３
０の出力は、前記書き込み要求パルス（第２図
ｅ）をアドレス切換パルス（第２図ｂ）の書き込
み周期の前縁でトリガしたパルスとなる（第２図
ｌ参照）。

さて、このＤフリツプフロツプ３０の出力は２
入力ナンドゲート３１の一方の入力端に供給さ
れ、反転出力は前記オアゲート２５に供給され
る。前記ナンドゲート３１の他の入力端には前記
Ｄフリツプフロツプ２７の出力が供給されてい
る。このＤフリツプフロツプ２７の出力は、前段
のＤフリツプフロツプ２６の出力を１クロツクシ
フトしたものであり、第２図ｊに示す如く、前記
アドレス切換パルスの後縁部に対応して発生した
パルスとなつている。ナンドゲート３１の出力
（第２図参照）は帰還され、前記Ｄフリツプフ
ロツプ２９，３０のリセツト端子に供給される。

以上の構成による動作を概括すると、まずデコ
ーダ２８より書き込み要求があつた場合、Ｄフリ
ツプフロツプ２９はこれを検知し、次段のＤフリ
ツプフロツプ３０に伝える。Ｄフリツプフロツプ
３０はこの書き込み要求をアドレス切換パルスの
書き込み周期の前縁で捕えて出力する。そして、
ナンドゲート３１は書き込み状態を表わす前記Ｄ
フリツプフロツプ３０の出力と前記書き込み周期
の後縁とをゲートして前記Ｄフリツプフロツプ２
９，３０をリセツトする。したがつて、Ｄフリツ
プフロツプ３０の反転出力は、アドレス切換パル
スの書き込み周期に同期し、すなわちフイードメ
モリ２１への書き込みアドレス供給期間に同期
し、かつ書き込みを行うべき期間（書き込み要求
パルス発生期間）内に発生するパルスとなつてお
り、フイールドメモリ２１の読み出しＲ／書き込
みＷ制御を行う制御信号となつている。ただし、
実施例においてはフイールドメモリ２１のＲ／Ｗ
制御は、前記反転出力によつては直接行つておら
ず、反転出力とアドレス切換パルスとをゲートし
たものを用いて行つている（第２図ｎ参照）これ
は、反転出力を供給するＤフリツプフロツプ３０
のリセツトが、自身の出力とＤフリツプフロツプ
２７の出力とをナンドゲート３１を介して得られ
るリセツトパルスにより行われるため、反転出力
の後縁部分にリセツトループ分の遅れが発生して
おり、これを補正するためゲート２５を介してい
るのである。

なお、子画面書込データは書込データ処理回路
３２によりデジタル変換処理を行なわれ、バツフ
アゲート３３を通してフイールドメモリ２１のバ
スラインへ接続される。バツフアゲート３３には
オアゲート２５の出力するＲ／Ｗ制御パルスが接
続されており、この制御パルス発生時に前記バツ
フアゲート３３は動作状態となり、書込データを
フイールドメモリ２１へ供給する。フイールドメ
モリ２１よりバツフアゲート３４を通して出力さ
れる読み出しデータは表示データ処理回路３５に
より処理され表示データの作成が行なわれる。

〔発明の効果〕

本発明のメモリアクセス回路によれば、メモリ
素子としてはフイールドメモリをひとつ備えるの
みで、メモリアクセスが可能となり、従来に比し
回路規模の縮少を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るメモリアク
セス回路のブロツク図、第２図は、上記メモリア
クセス回路各部の出力信号の波形図、第３図は、
従来のメモリアクセス回路のブロツク図である。 ２１……フイールドメモリ、２２……書込カウ
ンタ、２３……アドレス切換回路、２４……読出
カウンタ、２５……オアゲート、２６，２７，２
９，３０……Ｄフリツプフロツプ、２８……デコ
ーダ、３１……ナンドゲート。

Claims (1)

【特許請求の範囲】
1. １ フイールドメモリに画像データを読み出し／
   書き込み制御するためのメモリアクセス回路にお
   いて、読み出しアドレスを発生する読出カウンタ
   と、書き込みアドレスを発生する書込カウンタ
   と、前記読出カウンタより出力される書込期間と
   読出期間を交互に規定するアドレス切換パルスの
   供給を受け前記読み出しアドレスおよび書き込み
   アドレスを交互に切換えて前記フイールドメモリ
   に出力するアドレス切換回路と、前記書込カウン
   タの出力の供給を受け前記画像データを前記フイ
   ールドメモリに書き込むべき期間を指定する書き
   込み要求パルスを発生するデコーダと、前記書き
   込み要求パルスを前記アドレス切換パルスにおけ
   る書込期間の前縁でトリガする制御パルス発生手
   段と、前記アドレス切換パルスの供給を受け前記
   書込期間の後縁に対応したパルスを発生する後縁
   パルス発生手段と、この後縁パルスならびに前記
   制御パルス発生手段からの出力をゲートし、前記
   制御パルス発生手段をリセツトする手段と、前記
   アドレス切換パルスならびに前記制御パルス発生
   手段からの出力をゲートし前記フイールドメモリ
   の読み出し／書き込みを制御する制御信号を出力
   する手段とを有したメモリアクセス回路。