JPS6180978A

JPS6180978A - メモリアクセス回路

Info

Publication number: JPS6180978A
Application number: JP20156384A
Authority: JP
Inventors: Takao Gomikawa; 五味川　孝男
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1986-04-24
Also published as: JPH0568915B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はひとつの表示画像（親画面）中に他の表示画像
（子画面）を映出可能な、いわゆるピクチャー・イン・
ビクチ斗一方式のテレビジョン受像機における、メモリ
アクセス回路に関する。

〔発明の技術的背景とその問題点〕

ピクチャー・イン・ピクチャ一方式のテレビジ１ン受ｆ
象機では、親画面とは異なる画ｆ象である子画面を親画
面中に映出するため、子画面の画１象信号を記憶するフ
ィールドメモリが備えられている第３図に上記フィール
ドメモリへの書き込み、読み出しを制御するメモリアク
セス回路の−従来例を示す。

子画面は親画面の一部分を使用して映出されるため、子
画面表示に使用される走査線の数は限られる。よって、
フィールドメモＩＪ（１）に記憶されるデータ量も全ラ
イン（５２５本／フレーム）分は必要なく、フィールド
メモリ（１）　Ｋは例えば３ラインに１本ずつの割合で
子画面画像データが書き込まれる。書き込みに当っては
まず、１ライン分のデータを記憶可能なバッファメモリ
（２）を用意し、１ラインの届の期間でバッファメモリ
（２）へ子画面画像データを書き込み、残りへ　ライン
の期間に前記バッファメモリ（２）から前記フィールド
メモリ（１）へパスライン（３ａ）、　（３ｂ）を介し
てｌｉｔ象データが転送される。

ここで前記子１Ｉｉｉｉ面画陳データは子画面書込デー
タ処理回路（４）がデジタルデータの形で前記バッファ
メモリ（２）のパスライン（３ａ）へ供給するものであ
り、この子画面画像データのバッファメモリ（２）への
読み出しく刊／書き込み（５）制御は、バッファメモリ
Ｒ／Ｗ制御回路（５）がバッファメモリ（２）へ向は供
給する制御信号により行われる。なお制御回路（５）は
、子画面クロック（ＣＣＫ）子画面水平同期パルス（Ｃ
ＨＤ）、子画面垂直同期パルス（ＣＶＤ）を入力し、書
き込みアドレスおよびタイミングパルスと計数するバッ
ファメモリ書込カウンタ（６）の出力する制御タイミン
グパルスの供給を受け、前記制御信号を出力する。

また、パスライン（３ａ）へ転送された画像データは、
バッファゲート（７畠）を介して前記フィールドメモリ
（１）のパスライン（３ｂ）へ配送される。バッファゲ
ート（７ｍ）にはフィールドメモリＲ／Ｗ制御回路（８
）から書き込み制御信号が供給されており書き込み制御
信号発生時にゲートが開かれ、前記測置データはフィー
ルドメモリ（１）へ供給されるフィールドメモリ（１）
が画像データを書き込むか読み出すかの制御は、やはり
前記フィールドメモＩＪＲ／Ｗ制御回路（８）の出力す
る几／Ｗ制御信号により行われる。Ｒ／Ｗ制御回路（８
）は、親画面クロック（ＰＣＫ）、親画面水平同期パル
ス（ＰＨＤｌを入力し、アドレスおよびタイミングパル
スと計数するメモリ間転送カウンタ（９）の出力する書
き込み制御タイミングパルスの供給を受け、前記書き込
み制御信号を発生するものであり、また親画面垂直同期
パルス（ＰＶＤ）、クロック（ＰＣＫ）、水平パルス（
ＰＨＤＩを入力し、アドレスおよびタイミングパルスを
計数するフィールドメモリ書込カウンタ（１０）の出力
するＲ／Ｗ制御タイミングパルスの供給を受け、前記Ｒ
／Ｗ制御信号を発生するものである。この几／Ｗ制御信
号によりフィールドメモリ（１）より読み出される千両
面画１象データは、パスライン（３ｂ）に転送された後
、バッファゲート（７ｂ）を介し、子画面表示データ処
理回路（１１）に供給される。子画面表示データ処理回
路（１１）は、子画面画像データを処理し、受像管の画
ｒ象面上に子画面を映出する。

さて、フィールドメモリ（１）は上述の如く子画面表示
を行うための画像データの読み出しを行っている。また
、親画面、子画面は通常、互いに非同期である。したが
って、バッファメモリ（２）からフィールドメモリ（１
）へのデータ転送を任意のタイミングで行うと、フィー
ルドメモリ（１）における読み出しと書き込みが重なり
合う恐れがあるよって、従来のフィールドメモリアクセ
ス回路でいる。これを行うための読み出し／４Ｆき込み
の水平アドレスは前記転送カウンタ（９）が出方してお
り、この水平アドレスはアドレス切換回路（１２ａｌ。

（１２ｂ）に供給される。アドレス切換回路（１２ａｌ
　Ｋはバッファメモリ書込カウンタ（６）より書込アド
レスならびにアドレス切換信号も供給されており、アド
レス切換回路（１２ａ）はバッファメモリ（２）へ書き
込み、読み出しアドレスを切換えて出方している。また
アドレス切換回路（１２ｂ）は、フィールドメモリ（１
）への供給アドレスを切換える回路で心り、前記水平ア
ドレスの他、バッファメモリ書込カウンタ（６）よりラ
インアドレスが、フィールドメモリ書込カウンタ（１ｏ
）より書込アドレスならびにアドレス切換信号が供給さ
れている。

以上の構成による従来のメモリアクセス回路は、フィー
ルドメモリ（１）の他、バッファメモリ（２）ｔ−備え
ているため、このバッファメモＩＪ　（２）　ｔｌｌＪ
御する回路、バッファメモリ書込カウンタ（６）、アド
レス切換回路（１２ａ）等も含め回路規模が膨大である
。また、フィールドメモリ（１）、バッファメモリ（２
）の双方の制御も煩雑であり、制御タイミングのとり方
に高い精度が要求されるものであった０〔発明の目的〕本発明は、上記問題点に鑑み成されたものであり、メモ
リ素子としてはフィールドメモリのみを有し、構成簡単
にして安価に製作可能なメモリアクセス回路を提供する
ことを目的とする。

〔発明の概要〕

本発明のメモリアクセス回路は、フィールドメモリへの
子画面データ書き込み、読み出し周期（アドレス切換周
期）を子画面−１象データの発生周期（書込要求発生周
期）の２倍とすると共に、書き込みアドレスの発生に合
致させてメモリへのデータ書き込みを行う手段ｔ−具備
し、以って、メモリ素子としてはフィールドメモリのみ
を有し、親画面、子画面が互いに非同期の場合において
もメモリアクセス可能なメモリアクセス回路を提供する
Ｑ〔発明の実施例〕ピクチャー・イン・ピクチャ一方式のテレビジョン受像
機におけるメモリアクセスは、表示（読み出し）は親画
面同期で行い、子画面データの書込は子画面同期で行う
必要がある。第１図は上記条件を考慮した本発明の一実
施例に係るメモリアブク七ス回路の？コツ２図である。以下、このメモリアク
セス回路の説明を行う。説明に際しては第２図に示すタ
イミングチャートを参照して行うことにする。

フィールドメモリ（２１）の表示を行うためのクロック
（ＲＣＫ）　（第２図（、）参照）、水平同期パルス（
ＲＨＤ）　、垂直同期パルス（几ＶＤ）を入力としてア
ドレスおよびタイミングパルスを計数する書込カウンタ
（２２）はアドレス切（奥回路（２３）に向は書き込み
アドレスを出力する。第２図（ｒ）に前記書き込みアド
レスの最下位ビット情報を示す。一方、メモリ（２１）
に′８き込みと行うためのクロック（ＷＣＫＩ（第２図
（ｄ）参照）、水平同期パルス（ＷＨＤ）、垂直同期パ
ルス（ＷＶＤ）を入力とする読出カウンタ（２４）は、
前記アドレス切換回路（２３）　ｉ／（読み出しアドレ
スおよびアドレス切換パルスを供給する。第２図（Ｃ）
に前記読み出しアドレスの最下位ビット情報を示す。前
記アドレス切換回路（２３）は前記アドレス切換パルス
（第２図（ｂ）参照）によって切換制御され、切換パル
スがローレベルのとき書き込みアドレスを、ハイレベル
のとき読み出レアドレスをそれぞへフィールドメモＩＪ
　（２１１に向は出力する。

このアドレス切換回路（２３）の出力を第２図（ｈ）に
示す０さて、前記アドレス切換パルスは、切換回路（２３）に
供給さルると共に、２人カオアゲーｈ　（２５）の一方
の入力端ならびにＤ　７１Ｊツグ７０ツブ（２６）のＤ
端子に各々供給される。Ｄ　７　リップ７ｃ１ツグ（２
６）およびこれと接続するＤフリップフロップ（２７）
は表示クロック（ＲＣＫＩをクロック入力としたシフト
Ｖジスタを構成している。Ｄフリップフロップ（２６）
、　（２７＞の出力波形をそれぞれ第２図（ｉ）、（ｇ
Ｈこ示す０以下、書き込み動作を説明する。デコーダ（２８）は、
子画面面ｒ象データｔ−書き込むべきタイミングを与え
る書き込み要求ノくルス（第２図（ｅ）参照）を発生す
る。先にも述べたようにフィールドメモ１ノ（２１）に
書き込むべき子画面データは全２４７分は必要なく、数
ラインに１本ずつの割合で十分である。すなわち、メモ
リ（２１）に書き込まれる子１面データは間引かれたも
のである。前記書き込み要求パルスは周期的に発生され
るが、その周期力；データの間引き率に対応する。この
書き込み要求ノ（ルスの周期は、書き込みカウンタ（２
２）がデコーダ。

（２３）に向は出力する書き込み周期信号により決定さ
れ、デコーダ（２３）は前記書き込み周期信号をデコー
ドして書き込み要求ノくルスを発生し、これをＤフリッ
プフロッグ（２９）にクロックとして供給するっＤフリ
ップフロップ（２９）の出力（第２図（ｋ）　参照）は
、次段のＤ７リツブ７０ツブ（３０）のＤ　ｉ４子プに供給される。Ｄ　７１ツブフロツー）−（３０）のク
ロック端子には、前記Ｄフリップフロップ（２６）を介
したアドレス切換パルス（第２図（ｉ）参照）が入力さ
れる。第２図（ｉ）に示したＤフリップフロップ（２６
）の出力は、同図（ｂ）に示したアドレス切換ノくルス
の書き込み周期の前縁部に対応して発生したノくルスと
なっている。よって、Ｄフリップ７コツプ（３０）の出
力は、前記書き込み要求パルス（第２図（ｅ））をアド
レス切換パルス（第２図（ｂ））の書き込み周期の前轍
でトリガしたパルスとなる（第２図＜１＞参照）。

さて、このＤ７１Ｊツブフロッグ（３０）の出力は２人
力ナンドゲート（３１１の一方の入力端に供給さ１、反
転出力＠は前記オアゲート（２５）に供給される。

前記ナンドゲー）　（３１）の他の入力端には前記Ｄフ
リップ７０ング（２７）の出力が供給されている。この
Ｄクリップフロップ（２７）の出力は、前段のＤフリッ
プフロッグ（２６）の出力を１クロツクシフトしたもの
であり、第２図（ｊ）に示す如く、前記アドレス切換パ
ルスの後縁部に対応して発生したパルスとなっている。

ナンドゲー）　（３１）の出力（第２図（ロ）参照）は
滞還され、前記Ｄフリップフロップ（２９１゜（３０）
のリセット端子に供給される。

以上の構成による動作を概括すると、まずデコーダ（２
８）より書き込み要求があった場合、Ｄフリップ７０ツ
ブ（２９）はこれを検知し、次段のＤフリップ７０ツブ
゛（３０）に伝える。Ｄクリップフロップ（３０）はこ
の書き込み要求をアドレス切換パルスの書き込み周期の
前縁で捕えて出力する。そして、ナンドゲ−）　（３１
）は書き込み状態を表わす前記Ｄ７リツグ７０ッグ（３
０）の出力と前記書き込み周期の後縁とをゲートして前
記Ｄ　７　ｌ）ラグフロッグ（シ）（３０１ｔ−リセッ
トする。したがって、Ｄフリップフロップ（３０）の反
転出力は、アドレス切換パルスの書き込み周期に同期し
、すなわちフィードメモリ（２１）への＃き込みアドレ
ス供給期間に同期し、かつｊｉＦき込みを行うべき期間
（書き込み要求パルス発生期間）内ｌこ発生するパルス
となって２０、フィールドメモリ（２１）の読み出しく
Ｒ）　／　４き込み（Ｗ）制御を行う制御信号となって
いる。ただし、実施例においてはフィールドメモＩＪ　
（２１）のＲ／Ｗ制御は、前記反転出力によっては直接
性りておらず、反転出力とアドレス切換パルスとをゲー
トしたものを用いて行っている（第２図（、）参照）こ
れは、反転出力を供給するＤフリップ７０ツブ（３０）
のリセットが、自身の出力とＤクリップフロップ（２力
の出力とをナントゲート（３１）ｔ−介して得られるリ
セットパルスにより行われるため、反転出力の後縁部分
にリセットループ分の遅れが発生しており、これを補正
するためゲート（２５）を介しているのであるＯなお、子画面書込データは書込データ処理回路（３２）
によりデジタル変換処理を行なわれ、バッファゲート（
３３）全通してフィールドメモ！Ｊ　（２１）のパスラ
インへ接続される。パックアゲート（３３）にはオアゲ
ート（２５）の出力するＲ／Ｗ制御パルスが接続されて
おり、この制御パルス発生時に前記バッファゲート（３
３）は動作状態となり、書込データをフィールドメモリ
（２１）へ供給する。フィールドメモリ（２１）よりパ
フファゲー）　（３４）を通して出力される読み出しデ
ータは表示データ処理回路（３５）により処理され表示
データの作成が行なわれる。

〔発明の効果〕

本発明のメモリアクセス回路によれば、メモリ素子とし
てはフィールドメモリをひとつ備えるのみで、メモリア
クセスが可能となり、従来に比し回路規模の縮少を図る
ことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るメモリアクセス回路
のブロック図、第２図は、上記メモリアクセス回路各部
の出力信号の波形図、第３図は、従来のメモリアクセス
回路のブロック図である。２１・・・フィールドメモリ、２２・・・書込カウンタ
。２３・・・アドレス切換回路、２４・・・読出カウンタ
。２５・・・オアゲート、　　２６，２７，２９．３０・
・・Ｄフリップフロップ。２８・・・デコーダ、３１・・・ナントゲート。代理人　弁理士　則　近　憲　佑１１　　口茅　２　　口＜ｃ）（θ）ｑ）

Claims

【特許請求の範囲】

フィールドメモリに画像データを読み出し／書き込み制
御するためのメモリアクセス回路において、読み出しア
ドレスを発生する読出カウンタと、書き込みアドレスを
発生する書込カウンタと、前記読出カウンタより出力さ
れる書込期間と読出期間を交互に規定するアドレス切換
パルスの供給を受け前記読み出しアドレスおよび書き込
みアドレスを交互に切換えて前記フィールドメモリに出
力するアドレス切換回路と、前記書込カウンタの出力の
供給を受け前記画像データを前記フィールドメモリに書
き込むべき期間を指定する書き込み要求パルスを発生す
るデコーダと、前記書き込み要求パルスを前記アドレス
切換パルスにおける書込期間の前縁でトリガする制御パ
ルス発生手段と、前記アドレス切換パルスの供給を受け
前記書込期間の後縁に対応したパルスを発生する後縁パ
ルス発生手段と、この後縁パルスならびに前記制御パル
ス発生手段からの出力をゲートし、前記制御パルス発生
手段をリセットする手段と、前記アドレス切換パルスな
らびに前記制御パルス発生手段からの出力をゲートし前
記フィールドメモリの読み出し／書き込みを制御する制
御信号を出力する手段とを有したメモリアクセス回路。