JPS59103477A - メモリデ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は例えばゴースト除去装置のタップ利得メモリ
のデータ修正などに見られるメモリデータ処理装置に関
する。

〔発明の技術的背景〕

近年、コ９−スト除去装置として、タップ利得メモリに
記憶されているデータをテレビジョン信号から毎フィー
ルドに１度得られるゴーストデータにより水平走査に同
期して１ワ一ド分ずつ修正して行き、次のフィールドの
修正データが得られるまで全ワード分のメモリデータの
修正を終了せしめるという動作を重石走査に同期して繰
り返えすことによシ、ゴーストを除去する装置が開発さ
れている。このようなゴースト除去装置としては、例え
ば本件特許出願人が昭和５５年４月２２日に出願した特
願昭５５−５３３４８号に記載されるような装置がある
。

第１図は上述したようなゴースト除去装置に用いられる
メモリデータ処理装置の従来例を示す回路図である。図
に於いて、１１はデーストデータのような１フイールド
に１度到来する修正データＤ０が印加される端子、１２
はこの端子１１に印加された修正データＤ１を取込むバ
ッファメモリ、１３はパックアメモリ１２にて修正デー
タＤ！をサンプリングし取込む為のタイミング信号Ｓ、
を発生するデータサンプルタイミング回路である。この
タイミング信号Ｓ１は修正データＤ１のｅットレートの
整数倍の周波数を持つ基本クロック信号ＣＫ、、修正デ
ータＤｌの到来タイミングを知る為の基準となる水平同
期信号ＨＤ、垂直同期信号ＶＤから作られる。１４〜１
６は各信号ＣＫ、、ＨＤ、ＶＤが印加される端子である
。ノ々ソファメモリ１２の出力データはデータ処理回路
１７に供給され、メモリ回路１８からデータ処理回路１
７へ供給されるメモリデータＤ２を修正する為のデータ
として使われる。データ処理回路１７の出力データＤ３
は修正されたメモリデータとして次のフィールドの修正
データＤ１が到来するまでメモリ回路１８に記憶される
。１９はデータ処理回路１７の修正動作を制御する為の
制御回路である。この制御回路１９は例えばマイクロコ
ンピュータで構成される一種のシーケンスコントローラ
で、制御用クロック入力端子２０に印加される基本クロ
ック信号ＣＫ２に従って各種タイミング信号を作る。こ
のタイミング信号としてはバッファメモリ１２のデータ
読出しの為のタイミング信号Ｓ２　（・々ラフアメモリ
がＲＡＭならアドレス信号）、メモリ回路１８のデータ
読出し及び書込みの為のタイミング信号Ｓ３及びＳ４が
ある。制御回路１９０制御動作はデータサンプルタイミ
ング回路１３からのデータ処理開始のタイミング信号Ｓ
１１によって開始され、データ処理が全て完了すると停
止し、次のフィールドまで待機している。２１はスイッ
チ回路で、データ到来時には書込みの為のタイミング信
号Ｓ１をバッファメモリ１２に供給し、データ処理時に
は読出しの為のタイミング信号Ｓ２をバッファメモリ１
２に供給する。この切換えの為のタイミング信号Ｓ６は
データサンプルタイミング回路１３から供給される。な
お２２はメモリデータＤ２の出力端子である。

〔背景技術の問題点〕

しかしながら、従来のメモリデータ処理装置には次のよ
うな問題があった。

（１）　　メモリ回路１８のメモリデータは水平走査に
同期して読出し、修正、書込みがなされるものであるが
、この場合、メモリデータＤ２は１水平走当り１ワ一ド
分のデータ５− しかアクセスされない。したがって、各ワード単位のデ
ータは１フイールドのうち読出し、書込みの２回しかア
クセスされない。

このような装置ではメモリ回路１８にダイナミック型の
メモリ素子を使うことができない。この為、システムを
集積回路化する場合、チップ面積の増大を招き、集積回
路の製造の困難さが増す。

（２）修正データＤ！の取込み用のタイミング信号Ｓ１
を得る回路とデータ処理用のタイミング信号Ｓ、、Ｓ３
　、Ｓ、を得る回路とが別々に必要であるのでハードウ
ェア量が増大する。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、ダ
イナミック型のメモリ素子を用いることを可能とすると
ともに、データ取込み用のタイミング信号を得る回路と
データ処理用のタイミング信号を得る回路を１つの回路
で兼用せしめることを可能とするメモリデータ処理装置
−６＝ を提供することを目的とする。

〔発明の概要〕

この発明は、修正のデータの伝送レートの整数倍の周波
数を持つクロック信号を水平走査に同期して計数する第
１のカウンタ回路と、水平同期信号を垂直走査に同期；
〜で計数する第２のカウンタ回路とを設け、前記第１０
カウンタ回路の計数出力をアドレス入力として毎水平走
査同期、全ワード分のメモリデータをメモリから読出す
とともに、この読出された全ワード分のメモリデータを
水平走査に同期して１ワ一ド分ずつ順次選択し、データ
処理を行かうように構成ｊ〜たものである。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳細に説明
する。第２図に於いて、端子２５には第３図（、）に示
すようかビデオ信号の１フイールドに１度到来する修正
データＤ、が印加される。この修正データＤ１は後述す
るバッファメモリ制御信号発生回路３４から供給される
取込み用タイミング信号ＳｔＳによってサンプリングさ
れ、ノ々ツファメモリ２６に書込まれる。バッファメモ
リ２６に書込まれたデータは・々ラフアメモリ制御信号
発生装置３４から供給される読出し用タイミング信号８
１２によって読出され、データ処理回路２７に供給され
る。このデータ処理回路２７には、メモリ回路２８のメ
モリデータＤ２も供給される。データ処理回路２７は水
平走査に同期してメモリデータＤ２の各ワード単位のデ
ータを修正データＤ１の対応するワード単位のデータに
よシ修正し、新しいメモリデータＤ３としてメモリ回路
２８に記憶させる。

ここで、バッファメモリ２６の取込み用タイミング信号
８１１　Ｎ読出し用タイミング信号８１２、メモリ回路
２８の読出し用タイミング信号８１３、書込み用タイミ
ング信号８１４等を発生する部分の構成及び動作を説明
する。端子２９には、修正データＤ１のビットレートの
整数倍の周波数を持つ基本クロック信号ＣＫ（第３図（
ｂ）参照）が印加される。端子３０．３１には、それぞ
れ冨３図（ａ）に示すビデオ信号よシ分離された水平同
期信号ＨＤ（第３図（ｃ）参照）、垂直同期信号ＶＤが
印加される。端子２９に印加された基本クロック信号Ｃ
Ｋは第１のカウンタ回路３２にクロック入力として供給
され、分周される。この第１のカウンタ回路３２は端子
３０に印加される水平同期信号ＨＤによってリセットさ
れる。

したがって、第１のカウンタ回路３２の出力端には、映
像信号の水平走査に同期して基本クロック信号ＣＫをカ
ウントした計数値が得られる。

第１のカウンタ回路３２の出力はメモリ回路２８にアド
レス入力として、つまり読出し用タイミング信号８１３
として供給されるとともに、比較回路３３の一方の入力
端及びバッファメモリ制御信号発生回路３４に供給され
る。

また、端子３０に印加された水平同期信号）ＩＤは第２
のカウンタ回路３５にクロック入力として供給され、分
周される。この第２のカウンタ回路３５は端子３１に印
加される垂直同期信号ＶＤによってリセットされる。し
たがって、第９− ２のカウンタ回路３５の出力端には、映像信号の垂直走
査に同期して水平同期信号Ｔｆ　Ｄ　、言い換えれげ水
平走査期間をカウントした計数値が得られる（第３図（
ｄ）参照）。との第２のカウンタ回路３５の出力はバッ
ファメモリ制御信号発生回路３４に供給されるとともに
、比較回路３３の他方の入力端に供給される。

第１のカウンタ回路３２のカウント動作は水平走査に同
期し、第２のカウンタ回路３１のカウント動作は垂直走
査に同期している。したがって、ノ々ツファメモリ制御
信号発生回路３０は、第１、第２のカウンタ回路２８．
３１の出力と、基本クロック信号ＣＫを用いて先の第１
図に示すデータサンプルタイミング発生回路１３と同様
に、修正データＤ１の取込み時のタイミング信号８１１
を出力することができる。

バッファメモリ制御信号発生回路３４はバッファメモリ
２６のデータの読出し時には、これを水平走査に同期し
て１ワ一ド単位で順次読出し、データ処理回路２７に供
給する。この場合１０− のメモリ回路２８からのメモリデータＤ２の読出し、修
正されたメモリデータＤ３の書込みは次のようにしてな
される。メモリ回路２８は第１のカウンタ回路３２の出
力がアドレス入力となっているので、毎水平走査期間に
１度全ワード分のメモリデータＤ、が１ワ一ド単位で順
次読出され、出力端子３６に出力される。このように、
１水平走査期間内に必ずメモリ回路２８の全アドレスが
アクセスされるので、リフレッシュの必要なダイナミッ
ク型のメモリ素子の使用が可能である。

このようにしてメモリ回路２８から読出されるメモリデ
ータＤ２は前述の如く出力端子３６に導びかれるととも
に、ラッチ回路３７に供給され、比較回路３３からのラ
ッチパルスｐｔ（第３図（、ｆ）参照）によって毎水平
走査期間に１ワ一ド分ずつ順次ラッチされる。ラッチ回
路３７にラッチされたデータはデータ処理回路２７に入
力され、修正データＤｉの対応するワードのデータに従
って修正される。修正された１ワ一ド分のメモリデータ
Ｄ３は、比較回路３３からの書込み用タイミング信号５
１４（第３図（、）参照）によシ、次の水平走査期間に
入力される。この動作によって、データ処理回路２７の
メモリデータＤ２の１ワ一ド分の処理時間としては約１
水平走査期間あシ、かなり複雑な処理が可能である。

このように、メモリデータＤ２は水平走査に同期して毎
水平走査期間全ワード分のデータが読出され、この読出
された全ワード分のメモリデータの中から各水平走査期
間に１ワ一ド分ずつ順次修正し、修正されたデータを次
の水平走査期間にメモリ回路２８に書込むようになって
いる。この動作に供するラッチパルスＰ　ｓ　、？込み
用タイミング信号８１４を生成する比較回路３３は例え
ば第４図のように構成される。図示の比較回路３３は第
１のカウンタ回路３２の出力（ａｌ＋”２・・・ａｘ）
と第２のカウンタ回路３５の出力（ｂ１＋ｂ２・・・ｂ
ｘ）の一致時に一致ノｆルスを出力する一致検出回路３
３１と、第１のカウンタ回路３２の出力（ａｌ　、　ａ
２・・・ａｘ）、つまり、メモリ回路２８のアドレス入
力の最下位ビット＆ｌのデータをシフトクロックとする
１ビツトシフトレジスタ３３２から構成される。そして
、−数構出回路３３１の一致ノ４ルスが書込み用タイミ
ング信号Ｓ１４に対応し、シフトレジスタ３３２の出力
ノクルスがラッチパルスＰ１に対応する。

今、第２のカウンタ回路３５の計数値がｍであるとする
。この場合の水平走査期間は垂直同期信号ＶＤから（ｍ
＋１）Ｈ目の水平走査期間に相当する。但し、ＩＨは１
水平走査期間である。このときの比較回路３３の動作を
見てみると、−数構出回路３３１からはメモリ回路２８
のアドレス指定がｍのとき一致・ぐルスが出力される。

一方、シフトレジスタ３３２からはアドレス指定が（ｍ
−１−１）のときノヤルスが出力される。したがって、
この（ｍ−１−１）Ｈ目の水平走査期間にはアドレス（
ｍ＋１）のデータ（１ワ一ド分）がラッチ回路３７にラ
ッチされること＝１３− になる。このラッチデータはデータ処理回路２７に於い
てバッファメモリ２６から供給される修正データＤＩの
対応するワードのデータを用い°て処理される。さて、
次の（ｍ＋２）Ｈ目の水平走査期間をみると、第２のカ
ウンタ回路３５の計数値は（ｍ＋１）となるので、−数
構出回路３５１からはメモリ回路２８のアドレス指定が
（ｍ＋１）のとき発生する。このとき、メモリ回路２８
のデータ入力端Ｄｉｎには、（ｍ＋１）Ｈ目の水平走査
期間にラッチされたアドレス（ｍ＋１）のワード単位の
メモリデータの修正後のデータＤ３が来ており、この新
データＴ）３け書込み用タイミング信号Ｓ１４のタイミ
ングでアドレス（ｍ＋１）に書込まれる。一方、ラッチ
ノＪ？ルスＰ１によってラッチ回路３７にラッチされた
アドレス（ｍ＋・２）のワード単位のメモリデータＤ、
は、データ処理回路２７にてバッファメモリ２２からの
対応するワードのデータを用いて処理される。この繰返
しにより、次のフィールドの修正データが到来するまで
メモリ回路２８１４− のワード単位のメモリデータＤ２全てが修正される。

ところで、メモリデータＤ２の処理には、ラッチ回路３
７にラッチされたワード単位のメモリデータＤ２のワー
ドに対応したワードの修正データＤ２をバッファメモリ
２６から読出すが、そのアドレス指定は＠２のカウンタ
回路３５の計数値に対して一定数を加力または減算すれ
ばよい。例えばメモリ回路２８のアドレスｍがバッファ
メモリ２２のアドレス（ｍ十ｎ）（但し、ｎけ固定整？
）に対応するものとすれば、第２のカウンタ回路３１の
計数値がｍのときにはメモリデータＤ２はアドレス（ｍ
＋１）のワード単位のデータが処理ばれるべきなので、
バッファメモリ２２の指定アドレスを（ｍ＋ｎ＋１）に
すればよい。

以上詳述したようにこの実施例は、毎水平走査期間にメ
モリ回路２８の全ワード分のメモリデータＤ２を読出す
構成なので、メモリ回路２８としてダイナミック型のメ
モリ素子を使用できる。また、データ処理の為の各種タ
イミング信号を得るのに使われる第１、第２のカウンタ
回路３２．３３はそれぞれ水平走査、垂直走査に同期し
てリセットされるので、この第１、第２のカウンタ回路
３２．３３の計数出力を利用して修正データＤｌの到来
タイミングを知ることができる。したがって、データ取
込み用のタイミング信号を得る回路とデータ処理用のタ
イミング信号を得る回路を兼用させることができる。

〔発明の効果〕

このようにこの発明によれば、ダイナミック型のメモリ
素子を用いることを可能とするとともに、データ取込み
用のタイミング信号を得る回路とデータ処理用のタイミ
ング信号を得る回路を兼用せしめることを可能とするメ
モリデータ処理装置を提供することができる。

【図面の簡単な説明】

第１図は従来のメモリデータ処理装置を示す回路図、第
２図はこの発明に係るメモリデータ処理装置の一実施例
を示す回路図、第３図は第２、図の動作を説明する為の
信号波形図、第４図は第２図中の比較回路の具体的構成
の一例を示す回路図である。 ２５・・・端子、２６・・・バッファメモリ、２７・・
・データ処理回路、２８・・・メキリ回路、２９〜３１
・・・端子、３２・・・第１のカウンタ回路、３３・・
・比較回路、３４・・・バッフ１メモリ制御信号発生回
路、３５・・・第２のカウンタ回路、３６・・・出力端
子、３７・・・ラッチ回路、３３１・・・−散積出回路
、３３２・・・シフトレジスタ。 出願人代理人　　弁理士　鈴　江　武　彦１７一

Claims (1)

【特許請求の範囲】
1. メモリに記憶されているデータをテレビジョン信号から
   毎フィールドに１度得られる修正データにより水平走査
   に同期して１ワ一ド分ずつ修正して行き、次のフィール
   ドの修正データが得られるまで全ワード分の修正を終了
   せしめるメモリデータ処理装置に於いて、前記修正デー
   タの伝送レートの整数倍の周波数を持つクロック信号を
   水平同期信号に同期して計数する第１のカウンタ手段と
   、前記水平同期信号を垂直同期信号に同期して計数する
   第２のカウンタ手段と、前記メモリデータを記憶するも
   のであって、前記第１のカウンタ回路の計数出力に従っ
   て毎水平走査期間に全ワード分のメモリデータが１ワ一
   ド分ずつ順次読出されるメモリと、このメモリから毎水
   平走査期間に読出される全ワード分のメモリデータを前
   期第１、第２のカウンタ回路の計数出力に従って各水平
   短期間に１ワ一ド分ずつ順次保持し該保持データを次の
   水平走査期間に於けるデータ保持がなされるときまで前
   記修正データに従って修正するデータ処理手段と、前記
   第１、第２のカウンタ回路の計数出力に従って前記デー
   タ処理回路から出力される１ワ一ド分のメモリデータを
   次の水平走査期間に前記メそりの対応するアドレスへ順
   次書込む為の書込み用タイミング信号発生手段とを具備
   したメモリデータ処理装置。