JPH04172688A

JPH04172688A - Ｆｉｆｏ型半導体メモリ

Info

Publication number: JPH04172688A
Application number: JP2300369A
Authority: JP
Inventors: Koji Ozawa; 小沢　孝司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-11-05
Filing date: 1990-11-05
Publication date: 1992-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明はディジタルテレビジョン等において映像信号を
１フイールド又は１フレーム遅延させるディジタル遅延
線として使用するＦＩＦＯ型半導体メモリに関する。

［従来の技術］近年、映像信号をディジタル的に処理することにより、
高画質の画像を再生するディジタルテレビジョン（ＥＤ
ＴＶ）が開発されている。このＥＤＴＶにおいては、映
像信号をディジタル的に処理し、３次元Ｙ／Ｃ分離、ノ
ンインタレース変換及び動き検出等の高画質化処理を施
している。従って、このような高画質化処理においては
、ディジタル映像信号を１フイールド又は１フレーム遅
延させ、フィールド間又はフレーム間の映像信号を比較
する回路（ディジタル遅延線）が必要である。この回路
には大容量の先入れ先出しくＦＩＦＯ；　Ｆｉｒｓｔ−
Ｉｎ、Ｆｉｒｓｔ−Ｏｕｔ）型半導体メモリが使用され
ている。

第５図は２５６にワード×４ビットのメモリ構成を有す
る従来のＦＩＦＯ型半導体メモリを示すブロツク図であ
る。

４個のメモリセルアレイ１は夫々２５６にビットのメモ
リセルを有し、このメモリセルはグイナミノク型のトラ
ンジスタ及びキャパシタンスにより構成されている。２
個のセンスアンプ２はＤＲＡＭアレイコントローラ２７
の出力に応じてメモリセル１の読出しデータを増幅する
。２個のロウデコーダ３はメモリセルアレイ１の中のメ
モリセルに接続されるワード線をＤＲＡＭアレイコント
ローラ２７の出力に応じて選択する。リードデータレジ
スタ４はリードアドレスポインタ５によりその読出しア
ドレスが選択され、メモリセルアレイ１の読出しデータ
を一時的に蓄えるようになっている。一方、ライトデー
タレジスタ６はライトアドレスポインタ７によりその書
込みアドレスが選択され、メモリセルアレイ１の書込み
ブータラ−時的に蓄えるようになっている。

シリアルリードカウンタ１１はシリアルリードタイミン
グコントローラ２６がら供給されるシリアルリードクロ
ック信号５ＲＣＫの内部信号３２により駆動し、この内
部信号３２をカウントすることにより、メモリセルアレ
イ１からリードデータセレクタ４にデータを一括して転
送するように指示する信号を出力する。シリアルライト
カウンタ１２は／リアルライトタイミングコントローラ
２３から供給されるシリアルライトクロ、り信号５ＷＣ
Ｋの内部信号３１により駆動し、この内部信号３１をカ
ウントすることにより、ライトデータレジスタからメモ
リセルアレイ１にデータを一括して転送するように指示
する信号を出力する。

リングオシレータ１３はリングカウンタ（図示せず）の
出力に応じて一定周期でリフレッシュを指示する信号を
発生する。リード／ライト／リフレッンユコントロール
回路１４はシリアルリードカウンタ１１、シリアルライ
トカウンタＩ２及びリングオフレータ１３の出力を入力
し、これらを仲裁（アービトレーション）シ、これらの
うちのいずれか１つの指示を実行する。なお、ソリアル
リードカウンタ１１、シリアルライトカウンタ１２及び
リングオシレータ１３の出力が連続して供給される場合
には、その指示を順次実行する。リードロウカウンタ８
はコントロール回路１４の出力に応じて読出し行アドレ
スを発生する。ライトロウカウンタ９はコントロール回
路１４の出力に応じて書込み行アドレスを発生する。リ
フレッシュロウカウンタ１０はコントロール回路１４の
出力に応じてリフレッシュ行アドレスを発生する。ＤＲ
ＡＭアレイコントローラ２７はリードロウカウンタ８、
ライトロウカウンタ９及びリフレッシュロウカウンタ１
０の出力を入力し、これらを選択的に採用することによ
り、リードデータ転送、ライトデータ転送及びリフレッ
シュ動作を制御する。

入力ラインセレクタ１９はデータ人力バッファ２１を介
して供給されるライトデータＤ、、ｌを入力し、このラ
イトデータＤｅｎをライトデータレジスタ６又はＡライ
ンバッファレジスタ１５及びＢラインバッファレジスタ
１６に振り分けて出力する。

Ａラインバッファレジスタ１５及びＢラインバッファレ
ジスタ１６はリセット直後の読出し及び書込みを可能に
するスタティック構成のレジスタである。Ａポインタ１
７及びＢポインタ１８は夫々Ａラインバッファレジスタ
１５及びＢラインバッファレジスタ１６の読出しアドレ
ス又は書込みアドレスを指定する。出力ラインレジスタ
２ｏはリードデータレジスタ４の読出しデータ又はＡラ
インバッファレジスタ１５及びＢラインバッファレジス
タ１６の読出しデータを選択して出方する。

データ出力バッファ２４は出力ラインレジスタ２０の出
力を入力してリードデータＤ。Ｕアを出力する。

ライトリセットコントローラ２２は外部がらりセット要
求信号Ｒ８ＴＷを入力し、シリアルライトタイミングコ
ントローラ２３の出力に応じて、ライトアドレスポイン
タ７、ライトロウカウンタ９、Ａポインタ１７及びＢポ
インタ１８を先頭アドレスにリセットするリセット信号
を発生する。

また、ライトリセットコントローラ２２は入力ラインセ
レクタ１９の切換を行う。

シリアルライトタイミングコントローラ２３は書込み用
のシリアルクロック信号５ＷＣＫを入ヵし、ゲート信号
ＷＥに応してシリアルクロック信号５ＷＣＫの内部信号
をライト系回路に供給する。

即ち、書込みを行わない場合はゲート信号ＷＥによりシ
リアルクロック信号５ＷＣＫの内部信号の供給が禁止さ
れる。

リードリセットコントローラ２５は外部からリセット要
求信号Ｒ８ＴＲを入力し、シリアルリードタイミングコ
ントローラ２６の出力に応じて、リードアドレスポイン
タ５、リードロウカウンタ８、Ａポインタ１７及びＢポ
インタ１８を先頭アドレスにリセットするリセット信号
を発生する。

また、リードリセットコントローラ２５は出力ラインセ
レクタ２０の切換を行う。

シリアルリードタイミングコントローラ２３は読出し用
のシリアルクロック信号５ＲＣＫを入力し、ゲート信号
ＲＥに応じてシリアルクロック信号５ＲＣＫの内部信号
をリート系回路に供給する。

即ち、読出しを行わない場合はゲート信号ＲＥによりシ
リアルクロック信号５ＲＣＫの内部信号の供給が禁止さ
れる。

次に、上述の従来のＦＩＦＯ型半導体メモリの動作につ
いて説明する。なお、このＦＩＦＯ型半導体メモリはシ
リアルクロック信号５ＷＣＫに同期させてシリアルに入
力したデータを、入力した順序でシリアルクロック信号
５ＲＣＫに同期させてシリアルに出力する機能を有して
いる。

先ず、データの書込み動作について説明する。

コントローラ２３にシリアルクロック信号５ＷＣＫを入
力しながら、コントローラ２２にリセット要求信号Ｒ８
ＴＷを入力すると、コントローラ２２において書込み用
のリセット信号が発生し、Ａポインタ１７（又はＢポイ
ンタ１８）をその先頭アドレス（イニシャル番地）にリ
セットすると共に、ライトアドレスポインタ７及びライ
トロウカウンタ９をその先頭アドレスにリセットする。

但し、ライトアドレスポインタ７及びライトロウカウン
タ９はリセットする前に書き込みかけてぃたデータをメ
モリセルへ転送する処理があるため、全てをリセットす
るまでに時間的なずれが生じる場合がある。

Ａポインタ１７のリセットが終了すると、シリアルクロ
ック信号５ＷＣＫに同期してＡポインタ１７により指定
されるアドレスにしたがって、Ａラインバッファレジス
タ１５へのデータ書込みが開始される。そして、Ａライ
ンバッファレジスタ１５への書込みが全て終了すると、
入力ラインセレクタ１９が切換り、Ａラインバッファレ
ジスタ１５に書き込まれたデータはライトデータレジス
タ６に供給される。ライトデータレジスタ６はスプリッ
トバッファにより構成されており、半分ずつ制御される
。即ち、ライトデータレジスタ６の前半分にデータが書
き込まれた後、ライトデータレジスタ６の後半分にデー
タが書き込まれると共に、ライトデータレジスタ６の前
半分に書き込まれたデータがコントロール回路１４及び
コントローラ２７の指示によりメモリセルアレイ１に転
送される。そして、ライトデータレジスタ６の後半分に
データが書き込まれた後、再びライトデータレジスタ６
の前半分にデータが書き込まれると共に、ライトデータ
レジスタ６の後半分に書き込まれたデータがコントロー
ル回路１４及びコントローラ２７の指示によりメモリセ
ルアレイ１に転送される。また、ライトデータレジスタ
６の後半分に書き込まれたデータの転送が終了すると、
ライトロウカウンタ９は１アドレスだけインクリメント
される。

上述の動作を繰り返すことにより、シリアルクロック信
号５ＷＣＫに同期させて入力したデータはＡラインバッ
ファレジスタ１５に一旦蓄えられ、その後ライトデータ
レジスタ６を経由してメモリセルアレイ１に連続して書
き込まれる。

次に、データの読出し動作について説明する。

コントローラ２６にシリアルクロック信号５ＲＣＫを入
力しながら、コントローラ２５にリセット要求信号Ｒ８
ＴＲを入力すると、コントローラ２５において書込み用
のリセット信号が発生し、データ書込みが行われている
ポインタとは異なるＢポインタ１８（又はＡポインタ１
７）をその先頭アドレス（イニシャル番地）にリセット
すると共に、リードアドレスポインタ５及びリード口ウ
ヵウンタ８をその先頭アドレスにリセットする。

Ｂポインタ１８、リードアドレスポインタ５及びリード
ロウカウンタ８のリセットが終了すると、シリアルクロ
ック信号５ＲＣＫに同期してＢポインタ１８により指定
されるアドレスにしたがって、Ｂラインバッファレジス
タ１６からのデータ読出しが開始される。Ｂラインバッ
ファレジスタ１６からデータが読み出されている間に、
次の読出しデータがメモリセルアレイ１からリードデー
タレジスタ４へ一括して転送される。リードデータレジ
スタ４はライトデータレジスタ６と同様にスプリットバ
ッファにより構成されており、半分ずつ制御される。即
ち、Ｂラインバッファレジスタ１６からデータが読み出
されている間に、メモリセルアレイ１からリードデータ
レジスタ４の前半分に次のデータが一括して転送される
。そして、リードデータレジスタ４の前半分のデータが
読み出されている間に、メモリセルアレイ１からリード
データレジスタ４の後半分にデータが一括して転送され
る。これを繰り返すことにより、メモリセルアレイ１か
らり一ドデータレジスタ４へのデータ転送が行われる。

Ｂラインバッファレジスタ１６の読出しが終了すると、
リードデータレジスタ４の前半分のデータがシリアルク
ロック信号５ＲＣＫに同期して読み出される。次いで、
リードデータレジスタ４の前半分のデータ読出しが終了
すると、リードデータレジスタ４の後半分からの読出し
が行われる。

更に、リードデータレジスタ４の後半分からの読出しが
終了すると、リードデータレジスタ４の前半分からのデ
ータ読出しが行われる。なお、メモリセルアレイ１から
り一ドデータレジスタ４へのデータ転送は、コントロー
ル回路工４及びコントローラ２７の指示により読出し動
作前に行われている。また、リードデータレジスタ４の
後半分のデータの読出しが終了すると、ライトロウカウ
ンタ９は１アドレスだけインクリメントされる。

上述の動作を繰り返すことにより、メモリセルアレイ１
に書き込まれたデータはり一ドデータレジスタ４を経由
してＢラインバッファレジスタ１６に一旦蓄えられ、そ
の後シリアルクロック信号５ＷＣＫに同期させて出力さ
れる。

このようにＦＩＦＯ型半導体メモリにおいては、Ａポイ
ンタ１７、ライトアドレスポインタ７及びライトロウカ
ウンタ９のアドレス制御とＢポインタ１８、リードアド
レスポインタ５及びリードロウカウンタ８のアドレス制
御とを双方同じ順序で行うため、全体として、先入れ先
出し型のメモリを構成する。

ＦＩＦＯ型半導体メモリは、ＦＩＦＯ構造を有している
と共に、記憶回路の主部にダイナミック型のメモリセル
を使用することにより、大容量化が可能である。また、
スタティック構成のラインバッファレジスタ１５．１６
を使用することにより、読出し及び書込みのアドレスを
極めて短期間で先頭アドレスにイニシャライズすること
ができ、引き続きすぐに読出し及び書込みを行うことが
できるという利点がある。

［発明が解決しようとする課題］しかしながら、上述した従来のＦＩＦＯ型半導体メモリ
は、映像信号を１フイールド又は１フレーム遅延させる
ディジタル遅延線として使用する場合、その制御が極め
て困難であるという問題点がある。

即ち、このメモリを例えばＮＴ　Ｓ　Ｃ（Ｎａｔｉｏｎ
ａｌＴｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍ１
ｔｔｅｅ）方式によるディジタルＴＶの１フレーム遅延
線として使用すると、サンプリングレートを４ｆｓｃ　
（ｆｓｃは色信号副搬送波周波数であって約３．５８Ｍ
Ｈｚに等しい）とした場合、データを４７７７５＜１（
＝　９１０Ｘ　５２５）クロック分遅延させる必要があ
る。しかしながら、ＦＩＦＯ型半導体メモリは２″構成
のアドレスををしている。例えば、第５図に示すものは
メモリ容量分（２１８）＋ラインバッファレジスタ分の
アドレスを有している。このため、４７７７５０クロツ
クという中途半端なデータ遅延を行う場合には、１個の
ＦＩＦＯ型半導体メモリに４７７７５０クロツク周期の
リセット要求信号を供給するか、縦続接続した２個のＦ
ＩＦＯ型半導体メモリに２３８８７５　（：　４７７７
５０／２）クロック周期のリセット要求信号を供給する
必要があり、このリセット要求信号は外部コントロール
により生成する必要がある。

第４図はリセット要求信号の生成方法を示すタイミング
チャート図である。

システムクロックを４ｆｓｃで発振させ、これをＦＩＦ
Ｏ型半導体メモリのシリアルクロック信号５ＲＧＫ、５
ＷＣＫとして供給する。この場合、システムクロックの
１サイクルは約７０ｎ秒となる。

そして、映像信号中の１フイ一ルド単位（２３８８７５
クロツク）毎に含まれる垂直同期信号を利用して、リセ
ット要求信号Ｒ５ＴＲ，Ｒ８ＴＷを生成している。即ち
、垂直同期信号からシリアルクロック信号に同期した１
サイクル分のリセット要求信号を生成するための回路が
必要であり、その外部制御が極めて困難である。また、
垂直同期信号のジッタ等によりリセット要求信号の発生
位置にずれが生しる虞もある。

本発明はかかる問題点に鑑みてなされたものであって、
リセット要求信号を外部がら供給する必要がないと共に
、その動作が極めて安定したＦＩＦＯ型半導体メモリを
提供することを目的とする。

［課題を解決するための手段］本発明に係るＦＩＦＯ型半導体メモリは、メモリブロッ
クと、このメモリブロックにシリアルアドレスを供給す
るシリアルアドレス発生回路と、′前記シリアルアドレ
スをカウントするアドレスカウンタと、このアドレスカ
ウンタのカウント値が特定アドレスに到達したときにリ
セット要求信号を供給するリセット制御回路と、前記リ
セット要求信号に応じて前記シリアルアドレス発生回路
をリセットするリセット回路とを有することを特徴とす
る。

［作用コ本発明においては、メモリブロックはシリアルアドレス
発生回路からシリアルアドレスを供給され、アドレスカ
ウンタは前記シリアルアドレスをカウントする。そして
、前記アドレスカウンタのカウント値が予め設定された
特定アドレスに到達すると、リセット制御回路はリセッ
ト回路にリセット要求信号を供給する。これにより、シ
リアルアドレス発生回路はリセットされる。このため、
本発明に係るＦＩＦＯ型半導体メモリにおいては、従来
とは異なって、垂直同期信号等により外部リセット要求
信号を生成する必要がなく、これに伴う外部制御回路を
設ける必要がない。また、垂直同期信号から外部リセッ
ト要求信号を生成すると、垂直同期信号のジッタ等によ
り外部リセット要求信号の発生位置がずれる場合がある
が、本発明においては、このような不都合が生じること
はなく、安定した遅延線を構成することができる。

また、本発明においては、適宜の信号選択手段により、
前記リセット制御回路から供給される前記リセット要求
信号及び外部から供給される外部リセット要求信号のい
ずれか一方を前記リセット回路に供給することもできる
。例えば、前記リセット回路に前記リセット制御回路の
前記リセット要求信号を供給すれば、上述の如＜、リセ
ット制御回路に設定された特定のアドレスに応じた固定
長のデータ遅延線として使用することができる。

また、前記リセット回路に外部リセット要求信号を供給
すれば、従来と同様のデータ遅延線として使用すること
ができる。

なお、本発明においては、メモリブロックはトランジス
タとキャパシタンスからなる２”　　（ｎは１以上の整
数）ダイナミック型メモリセルにより構成されているこ
とが好ましい。この場合、メモリの大容量化が容易であ
る。また、メモリブロックの書込み及び読出し用のデー
タレジスタと、リセット直後に書込み及び読出しが可能
のスタティックスタティック構成のラインバッファレジ
スタとを具備することが好ましい。この場合、データの
読出し及び書込みを即座に行うことができる。

［実施例コ次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係るＦＩＦＯ型半導体
メモリを示すブロック図である。なお、本実施例は第５
図に示す従来例のものにリセット要求信号の供給手段を
付加したものであるので、第１図において第５図と同一
物には同一符号を付してその部分の詳細な説明は省略す
る。

シリアルアドレスカウンタ４１はシリアルクロック信号
５ＲＣＫに同期してシリアルリードタイミングコントロ
ーラ２６から供給されるシリアルクロック信号５ＲＣＫ
の内部信号３２をカウントし、このカウント値を特定ア
ドレス設定回路４２に供給する。このカウント値は実質
的に内部回路のシリアルアドレスに相当するものである
。特定アドレス設定回路４２はその内部に特定のアドレ
スが設定されており、この特定アドレスとカウンタ４１
のカウント値とが一致した場合にリセット要求信号４３
を発生するように構成されている。

なお、特定アドレス設定回路４２の特定アドレスは、予
め決められた値をハードウェア的に作り込んでおくこと
ができ、ＰＲＯＭ又はＥＥＰＲＯＭ等のメモリを使用し
て外部からプログラミングできるようにすることもでき
る。また、リセット要求信号４３は例えば特定アドレス
設定回路４２の特定アドレスとカウンタ４１のカウント
値とを比較回路で比較し、双方が一致した場合に発生さ
せることができる。

ＯＲ回路４４は外部から供給されるリセット要求信号Ｒ
８ＴＲと内部で発生するリセット要求信号４３とを入力
し、双方のＯＲをとって出力する。

ＯＲ［１ｎ４４の出力はリードリセットコントローラ２
５にリセット要求信号として供給される。

シリアルアドレスカウンタ４５はシリアルクロック信号
５ＷＣＫに同期してシリアルリードタイミングコントロ
ーラ２３から供給されるシリアルクロック信号５ＷＣＫ
の内部信号３１をカウントし、このカウント値を特定ア
ドレス設定回路４６に供給する。即ち、シリアルアドレ
スカウンタ４１がリードアドレスを取り扱うのに対し、
シリアルアドレスカウンタ４５はライトアドレスを取り
扱う。特定アドレス設定回路４６はその内部に特定のア
ドレスが設定されており、この特定アドレスとカウンタ
４５のカウント値とが一致した場合にリセット要求信号
４７を発生するように構成されている。

ＯＲ回路４８は外部から供給されるリセット要求信号Ｒ
５ＴＷと内部で発生するリセット要求信号４７とを入力
し、双方のＯＲをとって出力する。

ＯＲ回路４８の出力はライトリセットコントローラ２２
にリセット要求信号として供給される。

次に、上述のＦＩＦＯ型半導体メモリの動作について説
明する。

第２図は本実施例に係るＦＩＦＯ型半導体メモリを使用
して、ＮＴＳＣ方式のＴＶにおいて１フイールドのデー
タ遅延を４ｆｓｃのサンプリングで行う場合のタイミン
グチャート図である。

この場合、データ遅延量は２３８８７５　（＝旧０Ｘ２
Ｅｆ２．５）クロックとなるため、特定アドレス設定回
路４２．４６の特定アドレス゛は２３８８７５に設定す
る。従って、このメモリは２３８８７５サイクルのデー
タ遅延線として動作する。

先ス、コントローラ２３．２６にシリアルクロック信号
５ＷＣＫ、５ＲＣＫとして４ｆｓｃのシステムクロック
を供給する。シリアルアドレスカウンタ４１．４５は夫
々コントローラ２６の内部信号３２及びコントローラ２
３の内部信号３１をカウントする。そして、シリアルア
ドレスカウンタ４１．４５のカウント値が２３８８７５
になると、特定アドレス設定回路４２．４６が特定アド
レス（２３８８７５）でのリセット要求信号４３．４７
を出力する。一方、外部から供給するりセント要求信Ｗ
Ｒ８ＴＲ，Ｒ５ＴＷは常にロウレベルにしておく。そう
すると、ＯＲ回路４４．４８は夫々リセット要求信号４
３．４７をコントローラ２５，２２に供給する。これに
より、コントローラ２２゜２５がリセット信号を発生さ
せるので、Ａポインタ１７、Ｂポインタ１８、リードア
ドレスポインタ５、ライトアドレスポインタ７、リード
ロウカウンタ８及びライトロウカウンタ９等の内部シリ
アルアドレスが先頭アドレスにイニシャライズされる。

また、このとき、シリアルアドレスカウンタ４２．４５
も先頭アドレスにリセットされる。

リセット後、書込み側においては先頭アドレスから順番
に新フィールドのデータが書き込まれ、読出し側におい
てはちょうど１フイールド前のデータが出力される。こ
のような動作を繰り返し、７リアルアドレスカウンタ４
１．４５のカウンタ値が２３８８７５になる毎にリセッ
ト信号を発生させ、内部７リアルアドレスの全てが先頭
アドレスにイニシャライズするため、ライトデータＤｌ
’ｎとり−ドデータＤ。ｕｔとの間には２３８８７５サ
イクルの遅延関係か保たれる。

本実施例によれば、シリアルアドレスカウンタ４１．４
５のカウンタ値が特定アドレス設定回路４２．４６の特
定アドレス（２３８８７５）と一致したときに、この特
定アドレス設定回路４２．４６がリセット要求信号４３
．４７を出力し、これにより全ての内部シリアルアドレ
スがイニシャライズされる。このため、従来とは異なっ
て、垂直同期信号等によりリセット要求信号を生成する
必要がなく、その外部制御回路を設ける必要がない。ま
た、垂直同期信号を利用した場合には、ンソタ等により
リセット要求信号の発生位置がずれる場合があるが、本
実施例においては、このような不都合が生しることはな
く、安定した遅延線を構成することができる。

第３図は本発明の第２の実施例に係るＦＩＦＯ型半導体
メモリを示すブロック図である。なお、本実施例は第１
の実施例におけるリセット要求信号の入力部に信号選択
手段を設けたものであるので、第３図において第１図及
び第５図と同一物には同一符号を付してその部分の詳細
な説明は省略する。

ＡＮＤゲート５１はリセット要求信号Ｒ３ＴＲとモード
選択信号ＭＯＤＥの反転信号とを入力し、双方のＡＮＤ
をとって出力する。ＡＮＤゲート５２はリセット要求信
号４３とモード選択信号ＭＯＤＥとを入力し、双方のＡ
ＮＤをとって出力する。

ＯＲ回路４４はＡＮＤゲート５１．５２の出力を入力し
、双方のＯＲをとって出力する。

ＡＮＤゲート５３はリセット要求信号ＲＳＴＷとモード
選択信号ＭＯＤＥの反転信号とを入力し、双方のＡＮＤ
をとって出力する。ＡＮＤゲート５４はリセット要求信
号４７とモード選択信号ＭＯＤＥとを入力し、双方のＡ
ＮＤをとって出力する。

ＯＲ回路４８はＡＮＤゲート５３．５４の出力を入力し
、双方のＯＲをとって出力する。

従って、モード選択信号ＭＯＤＥを切り替えることによ
り、読出し側においてリセット要求信号Ｒ５ＴＲ又はリ
セット要求信号４３のいずれか一方をコントローラ２５
に選択的に供給することができ、書込み側においてリセ
ノ）要求信号ＲＳＴＷ又はリセット要求信号４７のいず
れか一方をコントローラ２２に選択的に供給することが
できる。

モード選択信号ＭＯＤＥをハイレベルにした場合、コン
トローラ２２．２５にはリセット要求信号４７．４３が
供給される。このため、このメモリは、第１の実施例と
同様に、固定長（２３８８７５）のデータ遅延線として
使用することができる。この場合、リセット要、求信号
Ｒ３ＴＲ，Ｒ８ＴＷがこのメモリに対して影響を及ぼす
ことはない。

一方、モード選択信号ＭＯＤＥをロウレベルにした場合
、コントローラ２２．２５には外部からリセット要求信
号ＲＳＴＷ、Ｒ８ＴＲが供給される。そして、内部で発
生するリセット要求信号４７．４３はコントローラ２２
．２５に供給されない。このため、このメモリは第５図
に示す従来のものと同様の動作となる。

このように、本実施例に係るＦＩＦＯ型半導体メモリは
、必要に応じて固定長のデータ遅延線として使用するこ
とができる。

［発明の効果コ以上説明したように本発明によれば、アドレスカウンタ
のカウント値が特定のアドレスに到達したときにリセッ
ト制御回路はリセット要求信号を供給し、リセット回路
は前記リセット信号に応じてシリアルアドレス発生回路
をリセットするから、外部リセット要求信号を供給する
必要がなく、そのための外部制御回路を設ける必要がな
い。また、垂直同期信号等から外部リセット要求信号を
生成する場合とは異なって、リセット要求信号の発生位
置がずれることがない。従って、本発明に係るＦＩＦＯ
型半導体メモリは、安定した固定長の遅延線として使用
することができ、ディジタルＴＶ用等の１フイールド又
は１フレームの遅延線として好適である。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＦＩＦＯ型半導体
メモリを示すブロック図、第２図は本実施例に係るＦＩ
ＦＯ型半導体メモリを使用したデータ遅延線のタイミン
グチャート図、第３図は本発明の第２の実施例に係るＦ
ＩＦＯ型半導体メモリを示すブロック図、第４図は従来
のリセット要求信号の生成方法を示すタイミングチャー
ト図、第５図は従来のＦＩＦＯ型半導体メモリを示すブ
ロック図である。１：メモリセルアレイ、２；センスアンプ、３；ロウデ
コーダ、４；リードデータレジスタ、５；リードアドレ
スポインタ、６；ライトデータレジスタ、７；ライトア
ドレスポインタ、８；り一ドロウカウンタ、９；ライト
ロウカウンタ、１０；リフレッシュロウカウンタ、１１
；シリアルリードカウンタ、１２；シリアルライトカウ
ンタ、１３；リングオシレータ、１４；リード／ライト
／リフレッシュコントロール回路、１５；Ａラインバッ
ファレジスタ、１６；Ｂラインバッファレジスタ、１７
；Ａポインタ、１８；Ｂポインタ、１９；入力ラインセ
レクタ、２０；出力ラインセレクタ、２１；データ人力
バッファ、２２；ライトリセットコントローラ、２３；
シリアルライトタイミングコントローラ、２４；データ
出力バッファ、２５；リードリセットコントローラ、２
６；シリアルリードタイミングコントローラ、２７；Ｄ
ＲＡＭアレイコントローラ、４１．４５；シリアルアド
レスカウンタ、４２．４６；特定アドレス設定回路、４
４，４８；０２回路、５１，５２．５３，５４；ＡＮＤ
ゲート

Claims

【特許請求の範囲】

（１）メモリブロックと、このメモリブロックにシリア
ルアドレスを供給するシリアルアドレス発生回路と、前
記シリアルアドレスをカウントするアドレスカウンタと
、このアドレスカウンタのカウント値が特定アドレスに
到達したときにリセット要求信号を供給するリセット制
御回路と、前記リセット要求信号に応じて前記シリアル
アドレス発生回路をリセットするリセット回路とを有す
ることを特徴とするＦＩＦＯ型半導体メモリ。
（２）前記リセット回路は前記リセット要求信号及び外
部から供給される外部リセット要求信号のいずれか一方
に応じて前記シリアルアドレス発生回路をリセットする
ことを特徴とする請求項１に記載のＦＩＦＯ型半導体メ
モリ。