JPH04284582A - 画像データの高速合成方法 - Google Patents
画像データの高速合成方法Info
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- JPH04284582A JPH04284582A JP3049488A JP4948891A JPH04284582A JP H04284582 A JPH04284582 A JP H04284582A JP 3049488 A JP3049488 A JP 3049488A JP 4948891 A JP4948891 A JP 4948891A JP H04284582 A JPH04284582 A JP H04284582A
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- 238000000034 method Methods 0.000 title claims description 9
- 230000002194 synthesizing effect Effects 0.000 title description 4
- 230000015654 memory Effects 0.000 claims abstract description 93
- 238000001308 synthesis method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Image Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は画像データの高速合成
方法に関し、特に第１、第２画像メモリのデータを高速
で第３メモリに交互に配列させる方法に係わる。
方法に関し、特に第１、第２画像メモリのデータを高速
で第３メモリに交互に配列させる方法に係わる。
【０００２】
【従来の技術】イメージセンサテスタ（ＣＣＤ試験検査
装置）などにおいては、１フレーム（１画面）毎に、２
ｃｈ（チャンネル）出力型のＣＣＤ（電荷結合デバイス
）より出力される画像データをいったん第１、第２画像
メモリにそれぞれ書込み、次に第１、第２画像メモリの
データを読出して、第３画像メモリに各データを交互に
配列した状態に書込むこと、つまり第３画像メモリ上に
画像データを合成することが行われる。いま図５におい
て、メモリ１，２にそれぞれ１フレーム分の被合成デー
タ｛Ａｉ ｝、｛Ｂｉ ｝で図６Ａ，Ｂに示すように書
込まれているものとすると、これらのデータを図６Ｄに
示すようにメモリ３に交互に並んだ状態に書込むのであ
る。従来においては先ずメモリ１のデータ｛Ａｉ ｝が
、アドレスポインタ（カウンタの一種）４より入力され
るアドレス順に、Ａ０ Ａ１ Ａ２ …と読出されて、
メモリ３の奇数列のメモリに第１行より順に書込まれる
（図６Ｃ）。メモリ３における書込みのアドレスはアド
レス発生器５より与えられる。次にメモリ２のデータ｛
Ｂｉ ｝が、アドレスポインタ６より入力されるアドレ
ス順に、Ｂ０ Ｂ１ Ｂ２ …と読出されて、メモリ３
の偶数列のメモリに第１行より順に書込まれる（図６Ｄ
）。このようにメモリ３にはデータＡｉ ，Ｂｉ を交
互に並べた状態の新しい画像データが作成される。
装置）などにおいては、１フレーム（１画面）毎に、２
ｃｈ（チャンネル）出力型のＣＣＤ（電荷結合デバイス
）より出力される画像データをいったん第１、第２画像
メモリにそれぞれ書込み、次に第１、第２画像メモリの
データを読出して、第３画像メモリに各データを交互に
配列した状態に書込むこと、つまり第３画像メモリ上に
画像データを合成することが行われる。いま図５におい
て、メモリ１，２にそれぞれ１フレーム分の被合成デー
タ｛Ａｉ ｝、｛Ｂｉ ｝で図６Ａ，Ｂに示すように書
込まれているものとすると、これらのデータを図６Ｄに
示すようにメモリ３に交互に並んだ状態に書込むのであ
る。従来においては先ずメモリ１のデータ｛Ａｉ ｝が
、アドレスポインタ（カウンタの一種）４より入力され
るアドレス順に、Ａ０ Ａ１ Ａ２ …と読出されて、
メモリ３の奇数列のメモリに第１行より順に書込まれる
（図６Ｃ）。メモリ３における書込みのアドレスはアド
レス発生器５より与えられる。次にメモリ２のデータ｛
Ｂｉ ｝が、アドレスポインタ６より入力されるアドレ
ス順に、Ｂ０ Ｂ１ Ｂ２ …と読出されて、メモリ３
の偶数列のメモリに第１行より順に書込まれる（図６Ｄ
）。このようにメモリ３にはデータＡｉ ，Ｂｉ を交
互に並べた状態の新しい画像データが作成される。
【０００３】
【発明が解決しようとする課題】従来の画像データ合成
方法では、メモリ１，２のデータをメモリ３に書込む際
に、アドレス発生器より発生されるアドレスは１列おき
のとびとびのアドレスとなる。連続したアドレスによっ
てデータを書込むときには公知のインターリーブ方式に
よって高速に行うことができる。即ち、１クロック周期
（１マシンサイクル）Ｔ毎に１データを書込むことがで
きる。しかし、とびとびのアドレスの場合にはインター
リーブ方式が使えないので１データの書込みに要する時
間は例えば（８〜１６）Ｔと大幅に遅くなる。このよう
な理由で画像データの高速合成ができない欠点があった
。この発明の目的はこのような従来の欠点を解決して、
画像データの高速合成方法を提供しようとするものであ
る。
方法では、メモリ１，２のデータをメモリ３に書込む際
に、アドレス発生器より発生されるアドレスは１列おき
のとびとびのアドレスとなる。連続したアドレスによっ
てデータを書込むときには公知のインターリーブ方式に
よって高速に行うことができる。即ち、１クロック周期
（１マシンサイクル）Ｔ毎に１データを書込むことがで
きる。しかし、とびとびのアドレスの場合にはインター
リーブ方式が使えないので１データの書込みに要する時
間は例えば（８〜１６）Ｔと大幅に遅くなる。このよう
な理由で画像データの高速合成ができない欠点があった
。この発明の目的はこのような従来の欠点を解決して、
画像データの高速合成方法を提供しようとするものであ
る。
【０００４】
【課題を解決するための手段】この発明は第１、第２画
像メモリにそれぞれ記録されたデータを交互に配列した
状態で第３メモリに書込む画像データの高速合成方法に
関する。この発明では、前記第１、第２メモリのデータ
をそれぞれ順番に読出して、１クロック周期（１マシン
サイクル）Ｔ毎にシーケンシャルにそれぞれ第４、第５
メモリに一元的に書込み、前記第４、第５メモリにそれ
ぞれ書込まれたデータを２Ｔ周期で読出してマルチプレ
クサに入力し、前記マルチプレクサにおいて、前記第４
、第５メモリより入力されたデータをＴ時間づつ交互に
選択して前記第３メモリに入力し、その連続した番地に
順次書込むのである。
像メモリにそれぞれ記録されたデータを交互に配列した
状態で第３メモリに書込む画像データの高速合成方法に
関する。この発明では、前記第１、第２メモリのデータ
をそれぞれ順番に読出して、１クロック周期（１マシン
サイクル）Ｔ毎にシーケンシャルにそれぞれ第４、第５
メモリに一元的に書込み、前記第４、第５メモリにそれ
ぞれ書込まれたデータを２Ｔ周期で読出してマルチプレ
クサに入力し、前記マルチプレクサにおいて、前記第４
、第５メモリより入力されたデータをＴ時間づつ交互に
選択して前記第３メモリに入力し、その連続した番地に
順次書込むのである。
【０００５】
【実施例】この発明の実施例を図面を参照して説明する
。図１には図５と対応する部分に同じ符号を付してある
。図１で行おうとしているのは、メモリ１，２の画像デ
ータ｛Ａｉ ｝，｛Ｂｉ ｝（図２Ａ，Ｂ）を基に図２
Ｅに示すようにデータＡｉ ，Ｂｉ を交互に配列した
データをメモリ３に高速に書込むことである。この発明
では先ずメモリ１，２のデータ｛Ａｉ ｝，｛Ｂｉ ｝
が同時にクロック周期Ｔ毎に連続して読出されて、図２
Ｃ，Ｄに示すようにメモリ４，５にそれぞれシーケンシ
ャルにクロックと同じ速度で一元的に書込まれる。次に
メモリ４のデータ｛Ａｉ ｝が順に２Ｔ時間周期で読出
されると共にＴ時間遅れてメモリ５のデータ｛Ｂｉ ｝
が順に２Ｔ時間周期で読出される。これらメモリ４，５
の出力データはマルチプレクサ８においてＴ時間づつ交
互に選択されてメモリ３に連続して書込まれる。 メモリ１，２よりメモリ４，５へのデータ転送タイマ１
１よりライトイネーブル信号ＷＥ （図３Ｂ）がプリセ
ット信号発生器１２に与えられ、プリセット信号ＰＷ
（図３Ｃ）が作られて、オアゲート１３，１４を通じて
アドレスポインタ１５，１６のアドレス入力端子Ａにそ
れぞれ供給される。これにより両ポインタはクリヤされ
、それらの出力よりアドレスＰＡ＝ＰＢ＝０，１，２，
３…がクロック周期Ｔ毎に発生され、メモリ４，５のア
ドレス入力端子Ａにそれぞれ供給される。またこれらの
アドレスＰＡ，ＰＢの各データと同じタイミングでメモ
リ１，２より画像データ｛Ａｉ ｝，｛Ｂｉ ｝がアド
レス順にＴ時間ずつ出力され、メモリ４，５にそれぞれ
供給される。メモリ４，５は例えばＦＩＦＯメモリ（入
力されたデータ順に出力される）と呼ばれるものである
。メモリ１，２では、アドレス入力端子Ａに、アドレス
発生器７より与えられる連続したアドレス（ｘ方向、ｙ
方向の２元的なアドレス）に従って、画像データ｛Ａｉ
｝，｛Ｂｉ｝がＴ時間毎に第１行より順に出力される
。
。図１には図５と対応する部分に同じ符号を付してある
。図１で行おうとしているのは、メモリ１，２の画像デ
ータ｛Ａｉ ｝，｛Ｂｉ ｝（図２Ａ，Ｂ）を基に図２
Ｅに示すようにデータＡｉ ，Ｂｉ を交互に配列した
データをメモリ３に高速に書込むことである。この発明
では先ずメモリ１，２のデータ｛Ａｉ ｝，｛Ｂｉ ｝
が同時にクロック周期Ｔ毎に連続して読出されて、図２
Ｃ，Ｄに示すようにメモリ４，５にそれぞれシーケンシ
ャルにクロックと同じ速度で一元的に書込まれる。次に
メモリ４のデータ｛Ａｉ ｝が順に２Ｔ時間周期で読出
されると共にＴ時間遅れてメモリ５のデータ｛Ｂｉ ｝
が順に２Ｔ時間周期で読出される。これらメモリ４，５
の出力データはマルチプレクサ８においてＴ時間づつ交
互に選択されてメモリ３に連続して書込まれる。 メモリ１，２よりメモリ４，５へのデータ転送タイマ１
１よりライトイネーブル信号ＷＥ （図３Ｂ）がプリセ
ット信号発生器１２に与えられ、プリセット信号ＰＷ
（図３Ｃ）が作られて、オアゲート１３，１４を通じて
アドレスポインタ１５，１６のアドレス入力端子Ａにそ
れぞれ供給される。これにより両ポインタはクリヤされ
、それらの出力よりアドレスＰＡ＝ＰＢ＝０，１，２，
３…がクロック周期Ｔ毎に発生され、メモリ４，５のア
ドレス入力端子Ａにそれぞれ供給される。またこれらの
アドレスＰＡ，ＰＢの各データと同じタイミングでメモ
リ１，２より画像データ｛Ａｉ ｝，｛Ｂｉ ｝がアド
レス順にＴ時間ずつ出力され、メモリ４，５にそれぞれ
供給される。メモリ４，５は例えばＦＩＦＯメモリ（入
力されたデータ順に出力される）と呼ばれるものである
。メモリ１，２では、アドレス入力端子Ａに、アドレス
発生器７より与えられる連続したアドレス（ｘ方向、ｙ
方向の２元的なアドレス）に従って、画像データ｛Ａｉ
｝，｛Ｂｉ｝がＴ時間毎に第１行より順に出力される
。
【０００６】プリセット信号ＰＷ はライトパルス発生
器１８にも与えられ、ＰＷ が立下ってよりクロックＣ
ＬＫをほぼＴ／４時間遅らせたライト信号ＳＷ （図３
Ｇ）が作成され、メモリ４，５のライトイネーブル端子
ＷＥに与えられる。メモリ４，５ではライトパルスＳＷ
がオンになる毎に、入力データ｛Ａｉ ｝，｛Ｂｉ
｝が、入力アドレスＰＡ＝ＰＢ＝｛ｉ｝＝０，１，２…
により番号順に指定されたメモリセルに、クロックの立
下りに同期して、シーケンシャルに一元的に書込まれる
（図３Ｈ，Ｉ；図２Ｃ，Ｄ）。このようにメモリ１，２
の画像データはメモリ４，５にそれぞれクロックと同じ
速度で転送される。 メモリ４，５よりメモリ３へのデータ転送タイマ１１よ
りリードイネーブル信号ＲＥ （図４Ｂ）がプリセット
信号発生器２２に与えられ、プリセット信号ＰＲ （図
４Ｄ）が作成されて、オアゲート１３を通してアドレス
ポインタ１５のプリセット端子Ｐに供給される。一方、
プリセット信号ＰＲ は遅延回路２３を通してτ１ ＝
Ｔ時間遅延され、プリセット信号ＰＲ ′（図４Ｈ）と
され、オアゲート１４を通してアドレスポインタ１６の
プリセット端子Ｐに与えられる。
器１８にも与えられ、ＰＷ が立下ってよりクロックＣ
ＬＫをほぼＴ／４時間遅らせたライト信号ＳＷ （図３
Ｇ）が作成され、メモリ４，５のライトイネーブル端子
ＷＥに与えられる。メモリ４，５ではライトパルスＳＷ
がオンになる毎に、入力データ｛Ａｉ ｝，｛Ｂｉ
｝が、入力アドレスＰＡ＝ＰＢ＝｛ｉ｝＝０，１，２…
により番号順に指定されたメモリセルに、クロックの立
下りに同期して、シーケンシャルに一元的に書込まれる
（図３Ｈ，Ｉ；図２Ｃ，Ｄ）。このようにメモリ１，２
の画像データはメモリ４，５にそれぞれクロックと同じ
速度で転送される。 メモリ４，５よりメモリ３へのデータ転送タイマ１１よ
りリードイネーブル信号ＲＥ （図４Ｂ）がプリセット
信号発生器２２に与えられ、プリセット信号ＰＲ （図
４Ｄ）が作成されて、オアゲート１３を通してアドレス
ポインタ１５のプリセット端子Ｐに供給される。一方、
プリセット信号ＰＲ は遅延回路２３を通してτ１ ＝
Ｔ時間遅延され、プリセット信号ＰＲ ′（図４Ｈ）と
され、オアゲート１４を通してアドレスポインタ１６の
プリセット端子Ｐに与えられる。
【０００７】前記プリセット信号ＰＲ はホールド信号
発生器２４にも与えられ、ホールド信号Ｈａ ，Ｈｂ
（図４Ｅ，Ｆ）が作成されて、アドレスポインタ１５，
１６のホールド端子Ｈにそれぞれ与えられる。アドレス
ポインタ１５では、プリセット信号ＰＲ によりプリセ
ットされた直後より、クロックＣＬＫの立上りをカウン
トして、その計数値｛ｉ｝＝０，１，２，…をアドレス
信号ＰＡとしてメモリ４に供給する。アドレスポインタ
１５のホールド端子Ｈにはクロックの１つおきにＨレベ
ルとなるホールド信号Ｈａ が与えられており、そのと
きには計数値がホールドされるので、アドレスポインタ
１５の出力ＰＡは２Ｔ毎に＋１される（図４Ｇ）。同様
にアドレスポインタ１６では、プリセット信号ＰＲ ′
によりクリヤされた後２Ｔ時間の周期で＋１されるアド
レスデータＰＢ＝｛ｉ｝＝０，１，２，…が出力される
（図４Ｊ）。
発生器２４にも与えられ、ホールド信号Ｈａ ，Ｈｂ
（図４Ｅ，Ｆ）が作成されて、アドレスポインタ１５，
１６のホールド端子Ｈにそれぞれ与えられる。アドレス
ポインタ１５では、プリセット信号ＰＲ によりプリセ
ットされた直後より、クロックＣＬＫの立上りをカウン
トして、その計数値｛ｉ｝＝０，１，２，…をアドレス
信号ＰＡとしてメモリ４に供給する。アドレスポインタ
１５のホールド端子Ｈにはクロックの１つおきにＨレベ
ルとなるホールド信号Ｈａ が与えられており、そのと
きには計数値がホールドされるので、アドレスポインタ
１５の出力ＰＡは２Ｔ毎に＋１される（図４Ｇ）。同様
にアドレスポインタ１６では、プリセット信号ＰＲ ′
によりクリヤされた後２Ｔ時間の周期で＋１されるアド
レスデータＰＢ＝｛ｉ｝＝０，１，２，…が出力される
（図４Ｊ）。
【０００８】メモリ４，５では入力のライトイネーブル
信号ＷＥ はＬレベルであり、読出しモードにあり、ア
ドレス信号ＰＡ，ＰＢが与えられると、所定時間（図４
の例では１．５Ｔ）経過した後に、クロックの立下りに
同期して、対応するデータＡ０ Ａ１ Ａ２ …及びＢ
０ Ｂ１ Ｂ２ …がそれぞれ出力され（図４Ｋ，Ｌ）
、マルチプレクサ８のデータ入力端子Ａ，Ｂに与えられ
る。データＡｉ ，Ｂｉ の時間長は勿論アドレス信号
の時間長２Ｔに等しい。
信号ＷＥ はＬレベルであり、読出しモードにあり、ア
ドレス信号ＰＡ，ＰＢが与えられると、所定時間（図４
の例では１．５Ｔ）経過した後に、クロックの立下りに
同期して、対応するデータＡ０ Ａ１ Ａ２ …及びＢ
０ Ｂ１ Ｂ２ …がそれぞれ出力され（図４Ｋ，Ｌ）
、マルチプレクサ８のデータ入力端子Ａ，Ｂに与えられ
る。データＡｉ ，Ｂｉ の時間長は勿論アドレス信号
の時間長２Ｔに等しい。
【０００９】一方、ホールド信号発生器２４のホールド
信号Ｈａ は遅延回路２６を通してτ２ ＝１．５Ｔ遅
延されて、Ｔ時間毎にＨ，Ｌとなるセレクト信号ＳＳ
（図４Ｉ）が作られ、マルチプレクサ８のセレクト端子
Ｓに与えられている。マルチプレクサ８では入力信号｛
Ａｉ ｝，｛Ｂｉ ｝がセレクト信号ＳＳ によってＴ
時間毎に交互に選択されて、出力信号Ａ０ Ｂ０ Ａ１
Ｂ１ Ａ２ Ｂ２ …がメモリ３に供給される。
信号Ｈａ は遅延回路２６を通してτ２ ＝１．５Ｔ遅
延されて、Ｔ時間毎にＨ，Ｌとなるセレクト信号ＳＳ
（図４Ｉ）が作られ、マルチプレクサ８のセレクト端子
Ｓに与えられている。マルチプレクサ８では入力信号｛
Ａｉ ｝，｛Ｂｉ ｝がセレクト信号ＳＳ によってＴ
時間毎に交互に選択されて、出力信号Ａ０ Ｂ０ Ａ１
Ｂ１ Ａ２ Ｂ２ …がメモリ３に供給される。
【００１０】メモリ３にはアドレス発生器７より、マル
チプレクサ８より入力されるデータのタイミングに合せ
て、アドレス信号ａ０ ，ａ１ ，ａ２ …（図４Ｎ）
が供給され、各入力データはＴ時間毎に順次連続したア
ドレスに第１行、第２行、…と書込まれる（図２Ｅ）。 なお、図１の実施例では、アドレスポインタ１５，１６
にそれぞれ与えるプリセット信号ＰＲ 及びＰＲ ′の
タイミングを互いにＴ時間ずらし、これによりメモリ４
，５に与えるアドレス信号ＰＡ，ＰＢのタイミングをＴ
時間ずらし、これによりメモリ４，５の出力データ｛Ａ
ｉ ｝，｛Ｂｉ ｝のタイミングをＴ時間ずらすように
したが、この発明はこの場合に限らず、プリセット信号
ＰＲ 及びＰＲ ′及びアドレス信号ＰＡとＰＢをそれ
ぞれ共通とし、これにより出力データ｛Ａｉ ｝，｛Ｂ
ｉ ｝のタイミングを合せて、２Ｔ周期の前半及び後半
でデータＡｉ ，Ｂｉ をそれぞれ交互に選択するよう
にしてもよい。このようにすれば、ハードウェアを更に
経済化できることは明らかである。
チプレクサ８より入力されるデータのタイミングに合せ
て、アドレス信号ａ０ ，ａ１ ，ａ２ …（図４Ｎ）
が供給され、各入力データはＴ時間毎に順次連続したア
ドレスに第１行、第２行、…と書込まれる（図２Ｅ）。 なお、図１の実施例では、アドレスポインタ１５，１６
にそれぞれ与えるプリセット信号ＰＲ 及びＰＲ ′の
タイミングを互いにＴ時間ずらし、これによりメモリ４
，５に与えるアドレス信号ＰＡ，ＰＢのタイミングをＴ
時間ずらし、これによりメモリ４，５の出力データ｛Ａ
ｉ ｝，｛Ｂｉ ｝のタイミングをＴ時間ずらすように
したが、この発明はこの場合に限らず、プリセット信号
ＰＲ 及びＰＲ ′及びアドレス信号ＰＡとＰＢをそれ
ぞれ共通とし、これにより出力データ｛Ａｉ ｝，｛Ｂ
ｉ ｝のタイミングを合せて、２Ｔ周期の前半及び後半
でデータＡｉ ，Ｂｉ をそれぞれ交互に選択するよう
にしてもよい。このようにすれば、ハードウェアを更に
経済化できることは明らかである。
【００１１】
【発明の効果】この発明によれば先ずメモリ１，２の被
合成データ｛Ａｉ ｝，｛Ｂｉ ｝はメモリ４，５にそ
れぞれ高速に（クロック周期Ｔ毎に）シーケンシャルに
一元的に書込まれる。次にメモリ４，５に書込まれたデ
ータ｛Ａｉ ｝，｛Ｂｉ ｝がシーケンシャルに２Ｔ周
期で読出され、マルチプレクサ８によりＴ時間ずつ交互
に選択され、メモリ３の連続した番地に順次（Ｔ時間毎
に）書込まれる。従ってこの発明によれば、合成データ
（メモリ１，２のデータを交互に配列したデータ）をメ
モリ３に得るのに必要な時間Ｔ０ は、メモリ１，２の
データを転送してＴ時間毎にメモリ４，５にそれぞれ書
込む時間ＴＡ と、メモリ４，５のデータを２Ｔ周期で
読出して、交互にメモリ３に書込む時間ＴＢ （≒２Ｔ
Ａ ）との和にほぼ等しく、従ってＴ０ ≒３ＴＡ と
なる。一方、従来の方法ではこの時間Ｔ０ は、メモリ
１，２のデータをメモリ３にとびとびに書込むに要する
時間Ｔ１ ，Ｔ２ の和Ｔ０ ≒Ｔ１ ＋Ｔ２ であり
、例えばＴ０ ≒２×（８〜１６）ＴＡ ときわめて遅
いものである。従ってこの発明によれば画像データの合
成時間を従来より大幅に高速化できることが分る。
合成データ｛Ａｉ ｝，｛Ｂｉ ｝はメモリ４，５にそ
れぞれ高速に（クロック周期Ｔ毎に）シーケンシャルに
一元的に書込まれる。次にメモリ４，５に書込まれたデ
ータ｛Ａｉ ｝，｛Ｂｉ ｝がシーケンシャルに２Ｔ周
期で読出され、マルチプレクサ８によりＴ時間ずつ交互
に選択され、メモリ３の連続した番地に順次（Ｔ時間毎
に）書込まれる。従ってこの発明によれば、合成データ
（メモリ１，２のデータを交互に配列したデータ）をメ
モリ３に得るのに必要な時間Ｔ０ は、メモリ１，２の
データを転送してＴ時間毎にメモリ４，５にそれぞれ書
込む時間ＴＡ と、メモリ４，５のデータを２Ｔ周期で
読出して、交互にメモリ３に書込む時間ＴＢ （≒２Ｔ
Ａ ）との和にほぼ等しく、従ってＴ０ ≒３ＴＡ と
なる。一方、従来の方法ではこの時間Ｔ０ は、メモリ
１，２のデータをメモリ３にとびとびに書込むに要する
時間Ｔ１ ，Ｔ２ の和Ｔ０ ≒Ｔ１ ＋Ｔ２ であり
、例えばＴ０ ≒２×（８〜１６）ＴＡ ときわめて遅
いものである。従ってこの発明によれば画像データの合
成時間を従来より大幅に高速化できることが分る。
【図１】この発明の実施例を適用したメモリ回路の一例
を示すブロック図。
を示すブロック図。
【図２】図１のメモリ１乃至５におけるデータの配列状
態を示す図。
態を示す図。
【図３】図１において、メモリ１，２のデータをメモリ
４，５にそれぞれ転送する場合のタイミングチャート。
４，５にそれぞれ転送する場合のタイミングチャート。
【図４】図１において、メモリ４，５のデータをメモリ
３に転送する場合のタイミングチャート。
３に転送する場合のタイミングチャート。
【図５】従来の画像データの合成方法を適用したメモリ
回路のブロック図。
回路のブロック図。
【図６】図６のメモリ１乃至３のデータの記録状態を示
す図。
す図。
Claims (1)
- 【請求項１】 第１、第２画像メモリにそれぞれ記録
されたデータを交互に配列した状態で第３メモリに書込
む画像データの高速合成方法において、前記第１、第２
メモリのデータをそれぞれ順番に読出して１クロック周
期（１マシンサイクル）Ｔ毎にシーケンシャルにそれぞ
れ第４、第５メモリに一元的に書込み、前記第４、第５
メモリにそれぞれ書込まれたデータを２Ｔ周期で読出し
てマルチプレクサに入力し、前記マルチプレクサにおい
て、前記第４、第５メモリより入力されたデータをＴ時
間づつ交互に選択して前記第３メモリに入力し、その連
続した番地に順次書込むことを特徴とする、画像データ
の高速合成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049488A JP2845289B2 (ja) | 1991-03-14 | 1991-03-14 | 画像データの高速合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049488A JP2845289B2 (ja) | 1991-03-14 | 1991-03-14 | 画像データの高速合成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04284582A true JPH04284582A (ja) | 1992-10-09 |
| JP2845289B2 JP2845289B2 (ja) | 1999-01-13 |
Family
ID=12832540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3049488A Expired - Fee Related JP2845289B2 (ja) | 1991-03-14 | 1991-03-14 | 画像データの高速合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845289B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06214721A (ja) * | 1993-01-18 | 1994-08-05 | Kubota Corp | 画像データ格納方法 |
| WO2005125187A1 (ja) * | 2004-06-17 | 2005-12-29 | Advantest Corporation | 信号読出装置及び試験装置 |
| US7808539B2 (en) * | 2005-12-26 | 2010-10-05 | Megachips Corporation | Image processor that controls transfer of pixel signals between an image sensor and a memory |
-
1991
- 1991-03-14 JP JP3049488A patent/JP2845289B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2845289B2 (ja) | 1999-01-13 |
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