JPH09167078A - メモリ管理配置の再同期の方法及び回路配置 - Google Patents
メモリ管理配置の再同期の方法及び回路配置Info
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- JPH09167078A JPH09167078A JP8208338A JP20833896A JPH09167078A JP H09167078 A JPH09167078 A JP H09167078A JP 8208338 A JP8208338 A JP 8208338A JP 20833896 A JP20833896 A JP 20833896A JP H09167078 A JPH09167078 A JP H09167078A
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- Synchronisation In Digital Transmission Systems (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、完全なメモリの記憶容量を維持し
ながら、入力データの時間的順序を要求することなく、
高いエラー許容度が得られる、直列メモリ、特に、先入
れ先出しメモリの再同期方法の提供を目的とする。 【解決手段】 本発明の方法は、現在の書き込みポイン
タの内容の保護又は入力同期信号の時点に書かれたデー
タのマーキングを入力同期信号毎に行う。同期ブロック
の全データが読み出された直後に、ＦＩＦＯメモリに出
力同期信号を用いて次の同期ブロックを読み出させ、読
み出しポインタが前に保護された書き込みポインタでロ
ードされる。これにより、書き込み及び読み出しポイン
タは同期ブロック毎に新たに調整される。
ながら、入力データの時間的順序を要求することなく、
高いエラー許容度が得られる、直列メモリ、特に、先入
れ先出しメモリの再同期方法の提供を目的とする。 【解決手段】 本発明の方法は、現在の書き込みポイン
タの内容の保護又は入力同期信号の時点に書かれたデー
タのマーキングを入力同期信号毎に行う。同期ブロック
の全データが読み出された直後に、ＦＩＦＯメモリに出
力同期信号を用いて次の同期ブロックを読み出させ、読
み出しポインタが前に保護された書き込みポインタでロ
ードされる。これにより、書き込み及び読み出しポイン
タは同期ブロック毎に新たに調整される。
Description
【０００１】
【発明の属する技術分野】本発明は、特に、ＦＩＦＯ
（先入れ先出し）メモリに適用されるメモリ管理配置の
再同期の方法及び回路配置に関する。
（先入れ先出し）メモリに適用されるメモリ管理配置の
再同期の方法及び回路配置に関する。
【０００２】
【従来の技術】ＦＩＦＯメモリは、メモリレジスタと、
本質的に書き込み及び読み出しポインタにより構成され
る特別のアドレス指定論理配置とを用いて実現される。
上記ポインタは、すべての書き込み及び／又は読み出し
アクセスの場合にインクリメントされる。循環ＦＩＦＯ
メモリの場合、２個のポインタは、各インクリメントの
後に、更にモジュロー演算が行われる。
本質的に書き込み及び読み出しポインタにより構成され
る特別のアドレス指定論理配置とを用いて実現される。
上記ポインタは、すべての書き込み及び／又は読み出し
アクセスの場合にインクリメントされる。循環ＦＩＦＯ
メモリの場合、２個のポインタは、各インクリメントの
後に、更にモジュロー演算が行われる。
【０００３】ＦＩＦＯメモリは、屡々、外部から書き込
み及び読み出しポインタがアクセス不可であり、かつ、
リセット信号を印加する可能性が一つしかない自律シス
テムとして実現される。２個のポインタの中の一方が上
記メモリで間違ってインクリメントされた場合、かかる
エラーを外部から認識、訂正することが不可能である。
み及び読み出しポインタがアクセス不可であり、かつ、
リセット信号を印加する可能性が一つしかない自律シス
テムとして実現される。２個のポインタの中の一方が上
記メモリで間違ってインクリメントされた場合、かかる
エラーを外部から認識、訂正することが不可能である。
【０００４】
【発明が解決しようとする課題】実際上、書き込み及び
読み出しポインタを周期的にリセットすることにより、
ポインタの間違った増加によって発生したエラーの間隔
を制限することが可能である。しかし、ＦＩＦＯメモリ
の内容は、ポインタのリセット後には利用不可能であ
り、依然として存在するＦＩＦＯメモリの内容が消去さ
れるので、この方法は、入力データストリームの構造が
十分に大きいギャップを有する場合に限り適用可能であ
る。しかし、かかるデータ構造の使用は、屡々、不可能
であり、又は、望ましくない。
読み出しポインタを周期的にリセットすることにより、
ポインタの間違った増加によって発生したエラーの間隔
を制限することが可能である。しかし、ＦＩＦＯメモリ
の内容は、ポインタのリセット後には利用不可能であ
り、依然として存在するＦＩＦＯメモリの内容が消去さ
れるので、この方法は、入力データストリームの構造が
十分に大きいギャップを有する場合に限り適用可能であ
る。しかし、かかるデータ構造の使用は、屡々、不可能
であり、又は、望ましくない。
【０００５】本発明の目的は、完全なＦＩＦＯメモリの
記憶容量を維持しながら、入力データの時間的順序を要
求することなく高いエラー許容度が得られる、直列メモ
リ、特に、ＦＩＦＯメモリの再同期の方法を特定するこ
とである。本発明の更なる目的は、上記本発明の方法を
適用する回路配置を特定することである。
記憶容量を維持しながら、入力データの時間的順序を要
求することなく高いエラー許容度が得られる、直列メモ
リ、特に、ＦＩＦＯメモリの再同期の方法を特定するこ
とである。本発明の更なる目的は、上記本発明の方法を
適用する回路配置を特定することである。
【０００６】
【課題を解決するための手段】上記本発明の目的は、請
求項１に記載された方法によって達成される。上記本発
明の他の目的は、請求項７に記載された回路配置によっ
て達成される。原則として、本発明のデータが直列に格
納されたメモリ管理配置の再同期の方法は、データのマ
ーキング又はデータアドレスの保護が同期信号の時点に
行われ、上記マークされたデータ又は保護されたデータ
アドレスが再同期のため時間的に後の点で使用されるこ
とにより構成される。
求項１に記載された方法によって達成される。上記本発
明の他の目的は、請求項７に記載された回路配置によっ
て達成される。原則として、本発明のデータが直列に格
納されたメモリ管理配置の再同期の方法は、データのマ
ーキング又はデータアドレスの保護が同期信号の時点に
行われ、上記マークされたデータ又は保護されたデータ
アドレスが再同期のため時間的に後の点で使用されるこ
とにより構成される。
【０００７】本発明によれば、少なくとも１個の書き込
み及び読み出しポインタが書き込み及び読み出しアクセ
スが行われる際の上記データアドレスを示す利点があ
り、上記書き込みポインタは、保護され、時間的に後の
点で読み出しポインタとして使用される。本発明によれ
ば、上記データは、好ましくは、同期ブロックに配置さ
れ、新しい同期ブロックが読み出されるべきときは必
ず、上記読み出しポインタが前に保護された書き込みポ
インタの値でロードされる。
み及び読み出しポインタが書き込み及び読み出しアクセ
スが行われる際の上記データアドレスを示す利点があ
り、上記書き込みポインタは、保護され、時間的に後の
点で読み出しポインタとして使用される。本発明によれ
ば、上記データは、好ましくは、同期ブロックに配置さ
れ、新しい同期ブロックが読み出されるべきときは必
ず、上記読み出しポインタが前に保護された書き込みポ
インタの値でロードされる。
【０００８】上記保護された書き込みポインタは、上記
読み出しポインタが上記書き込みポインタの値でロード
された後に、無効としてマークされる利点がある。更
に、保護された書き込みポインタが無い場合に、次の同
期信号を待機し、格納されたデータを無視する利点があ
る。特に、上記データをマークするためワード幅を少な
くとも１ビットずつ増加させ、関連したデータの書き込
み中に同期信号が存在したかどうかに関する記録を上記
ビットに形成する利点がある。
読み出しポインタが上記書き込みポインタの値でロード
された後に、無効としてマークされる利点がある。更
に、保護された書き込みポインタが無い場合に、次の同
期信号を待機し、格納されたデータを無視する利点があ
る。特に、上記データをマークするためワード幅を少な
くとも１ビットずつ増加させ、関連したデータの書き込
み中に同期信号が存在したかどうかに関する記録を上記
ビットに形成する利点がある。
【０００９】原則として、本発明の請求項１乃至６のう
ちいずれか１項記載のメモリ管理配置の再同期の方法を
行う回路配置は、データ格納用のメモリレジスタを有す
る直列メモリが設けられ、書き込みアクセスの場合にイ
ンクリメントされる現在の書き込みアクセスアドレスが
格納された第１のメモリと、読み出しアクセスの場合に
インクリメントされる現在の読み出しアクセスアドレス
が格納された第２のメモリとを有し、データのマーキン
グ又はデータアドレスの保護が第１の同期信号の時点に
第３のメモリ領域で行われ、上記マークされたデータ又
は上記保護されたデータアドレスが再同期のため第２の
同期信号の時点に使用されることを特徴とする。
ちいずれか１項記載のメモリ管理配置の再同期の方法を
行う回路配置は、データ格納用のメモリレジスタを有す
る直列メモリが設けられ、書き込みアクセスの場合にイ
ンクリメントされる現在の書き込みアクセスアドレスが
格納された第１のメモリと、読み出しアクセスの場合に
インクリメントされる現在の読み出しアクセスアドレス
が格納された第２のメモリとを有し、データのマーキン
グ又はデータアドレスの保護が第１の同期信号の時点に
第３のメモリ領域で行われ、上記マークされたデータ又
は上記保護されたデータアドレスが再同期のため第２の
同期信号の時点に使用されることを特徴とする。
【００１０】更なる改良によれば、論理モジュールは、
上記第１の同期信号が存在する場合に、現在の書き込み
アクセスのアドレスが上記第３のメモリ領域で緩衝さ
れ、上記第２の同期信号が存在する場合に、上記アドレ
スが上記第２のメモリの領域に読み出されることを保証
する。上記アドレスを緩衝する上記第３のメモリ領域
は、好ましくは、同じく直列メモリである。
上記第１の同期信号が存在する場合に、現在の書き込み
アクセスのアドレスが上記第３のメモリ領域で緩衝さ
れ、上記第２の同期信号が存在する場合に、上記アドレ
スが上記第２のメモリの領域に読み出されることを保証
する。上記アドレスを緩衝する上記第３のメモリ領域
は、好ましくは、同じく直列メモリである。
【００１１】特に、上記直列メモリのワード幅が上記デ
ータをマークするため少なくとも１ビットずつインクリ
メントされ、上記データ格納用のメモリレジスタは、関
連したデータの書き込み中に上記第１の同期信号が存在
したかどうかに関する記録が形成される付加レジスタが
割り当てられる利点がある。
ータをマークするため少なくとも１ビットずつインクリ
メントされ、上記データ格納用のメモリレジスタは、関
連したデータの書き込み中に上記第１の同期信号が存在
したかどうかに関する記録が形成される付加レジスタが
割り当てられる利点がある。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の例示的な実施例の説明を行う。図１は、データが直列
に格納されたメモリ管理配置の再同期用の本発明の回路
配置のブロック図である。緩衝されるべきデータは、幅
ｎを有する入力ＩＤを介して直列データメモリＤＳに読
み出される。直列データメモリＤＳは、Ｎ個のメモリレ
ジスタＳＲにより構成され、その結果として得られる記
憶容量は、Ｎ＊ｎである。上記データは、後でもう一度
データメモリＤＳから出力ＯＤを介して読み出される。
別のレジスタＷＰ及びＲＰは、夫々、現在の書き込みア
クセスアドレス及び現在の読み出しアクセスアドレスを
含む。書き込みポインタＷＰは、この場合、書き込みア
クセス毎に、接続ＷＳを介してインクリメントされ；接
続ＲＳは、読み出しアクセス毎に読み出しポインタＲＰ
のインクリメントを保証する。入力同期信号が入力ＩＳ
に生じた場合に、同期論理ユニットＬは、別のレジスタ
ＳＰ内の書き込みポインタの内容の緩衝を開始する。同
期ブロックに配置されたデータがメモリレジスタＤＳか
ら読み出されたとき、現在の同期ブロックが完全に読み
出され、次の同期ブロックを読み出す必要があることが
出力同期信号ＯＳを用いてＦＩＦＯメモリに通知され
る。読み出しポインタを含むレジスタＲＰは、レジスタ
ＳＰ内の緩衝された書き込みポインタでロードされるの
で、再同期が保証される。前に保護された書き込みポイ
ンタは、次の入力同期信号が発生するまで無効としてマ
ークされる。更に、有効な保護された書き込みポインタ
が未だ存在しないならば、次の入力同期信号が待ち状態
にされ、ＦＩＦＯメモリに格納された全データを無視す
ることが可能である。
の例示的な実施例の説明を行う。図１は、データが直列
に格納されたメモリ管理配置の再同期用の本発明の回路
配置のブロック図である。緩衝されるべきデータは、幅
ｎを有する入力ＩＤを介して直列データメモリＤＳに読
み出される。直列データメモリＤＳは、Ｎ個のメモリレ
ジスタＳＲにより構成され、その結果として得られる記
憶容量は、Ｎ＊ｎである。上記データは、後でもう一度
データメモリＤＳから出力ＯＤを介して読み出される。
別のレジスタＷＰ及びＲＰは、夫々、現在の書き込みア
クセスアドレス及び現在の読み出しアクセスアドレスを
含む。書き込みポインタＷＰは、この場合、書き込みア
クセス毎に、接続ＷＳを介してインクリメントされ；接
続ＲＳは、読み出しアクセス毎に読み出しポインタＲＰ
のインクリメントを保証する。入力同期信号が入力ＩＳ
に生じた場合に、同期論理ユニットＬは、別のレジスタ
ＳＰ内の書き込みポインタの内容の緩衝を開始する。同
期ブロックに配置されたデータがメモリレジスタＤＳか
ら読み出されたとき、現在の同期ブロックが完全に読み
出され、次の同期ブロックを読み出す必要があることが
出力同期信号ＯＳを用いてＦＩＦＯメモリに通知され
る。読み出しポインタを含むレジスタＲＰは、レジスタ
ＳＰ内の緩衝された書き込みポインタでロードされるの
で、再同期が保証される。前に保護された書き込みポイ
ンタは、次の入力同期信号が発生するまで無効としてマ
ークされる。更に、有効な保護された書き込みポインタ
が未だ存在しないならば、次の入力同期信号が待ち状態
にされ、ＦＩＦＯメモリに格納された全データを無視す
ることが可能である。
【００１３】上記の回路配置は、特に、同期ブロック内
のデータ数がＦＩＦＯメモリのメモリの深さＮよりも大
きい場合に使用することが可能である。一方、ＦＩＦＯ
メモリの深さが同期ブロックの長さを上回るとき、複数
の書き込みポインタを緩衝する必要がある。この目的の
ため、図２に示されたように、バッファメモリＳＰをＦ
ＩＦＯメモリと同様に設計することが可能である。この
場合、書き込みポインタはメモリレジスタＳＲ２に格納
されている。これは、入力同期信号が生じたときに必ず
行われ、バッファメモリＳＰの書き込みポインタＷＰ２
が同時にインクリメントされる。出力同期信号が生じた
とき、バッファメモリＳＰの読み出しポインタＲＰ２に
よってマークされた書き込みポインタが読み出され、読
み出しポインタＲＰ２がインクリメントされる。
のデータ数がＦＩＦＯメモリのメモリの深さＮよりも大
きい場合に使用することが可能である。一方、ＦＩＦＯ
メモリの深さが同期ブロックの長さを上回るとき、複数
の書き込みポインタを緩衝する必要がある。この目的の
ため、図２に示されたように、バッファメモリＳＰをＦ
ＩＦＯメモリと同様に設計することが可能である。この
場合、書き込みポインタはメモリレジスタＳＲ２に格納
されている。これは、入力同期信号が生じたときに必ず
行われ、バッファメモリＳＰの書き込みポインタＷＰ２
が同時にインクリメントされる。出力同期信号が生じた
とき、バッファメモリＳＰの読み出しポインタＲＰ２に
よってマークされた書き込みポインタが読み出され、読
み出しポインタＲＰ２がインクリメントされる。
【００１４】書き込みポインタを緩衝するため別のＦＩ
ＦＯメモリを使用する代わりに、少なくとも付加的な１
ビットずつワード幅を増加させることにより、データの
マーキングをデータメモリＤＳ内で行うことが可能であ
る。かかる例示的な実施例は図３に示されている。デー
タが入力ＩＤを介して読み込まれ、入力同期信号が入力
ＩＳを介して読み込まれる。この場合、データはｎビッ
トの幅を有し、入力同期信号に対し１ビットだけで十分
である。ユニットＢＣにおいて、上記２個の信号が合成
され、その結果として、ｎ＋１ビットがデータメモリＤ
Ｓに並列に読み込まれる。従って、データメモリのレジ
スタＳＲ内の各エントリーに対し、上記エントリーの書
き込み中に入力同期信号が存在したかどうかに関し、夫
々に割り当てられたレジスタＳＹに記録を形成すること
が可能である。次に、データメモリＤＳからデータが読
み出されたならば、別のユニットＢＤにおいて、ｎ個の
データビットと同期ビットが互いに分離される。ｎ個の
データビットは出力ＯＤを介して読み出され、同期ビッ
トは、再同期を行うため、アドレス指定論理ユニットＬ
に供給される。
ＦＯメモリを使用する代わりに、少なくとも付加的な１
ビットずつワード幅を増加させることにより、データの
マーキングをデータメモリＤＳ内で行うことが可能であ
る。かかる例示的な実施例は図３に示されている。デー
タが入力ＩＤを介して読み込まれ、入力同期信号が入力
ＩＳを介して読み込まれる。この場合、データはｎビッ
トの幅を有し、入力同期信号に対し１ビットだけで十分
である。ユニットＢＣにおいて、上記２個の信号が合成
され、その結果として、ｎ＋１ビットがデータメモリＤ
Ｓに並列に読み込まれる。従って、データメモリのレジ
スタＳＲ内の各エントリーに対し、上記エントリーの書
き込み中に入力同期信号が存在したかどうかに関し、夫
々に割り当てられたレジスタＳＹに記録を形成すること
が可能である。次に、データメモリＤＳからデータが読
み出されたならば、別のユニットＢＤにおいて、ｎ個の
データビットと同期ビットが互いに分離される。ｎ個の
データビットは出力ＯＤを介して読み出され、同期ビッ
トは、再同期を行うため、アドレス指定論理ユニットＬ
に供給される。
【００１５】本発明の方法は、上記実施例における本発
明の方法のハードウェア的な実装の他に、部分的又は完
全なソフトウェア的な解法として具現化することが可能
である。本発明は、ディジタル伝送技術、特に、復号化
器における非常に多様な応用に使用され得る。その応用
例として、以下の例： ・非同期インタフェースと言われる種々のビットレート
で動作するディジタルシステムの結合 ・遅延回路 ・キュー を列挙する。
明の方法のハードウェア的な実装の他に、部分的又は完
全なソフトウェア的な解法として具現化することが可能
である。本発明は、ディジタル伝送技術、特に、復号化
器における非常に多様な応用に使用され得る。その応用
例として、以下の例： ・非同期インタフェースと言われる種々のビットレート
で動作するディジタルシステムの結合 ・遅延回路 ・キュー を列挙する。
【図１】バッファ記憶装置を有する本発明の回路配置の
ブロック図である。
ブロック図である。
【図２】バッファメモリがＦＩＦＯメモリとして設計さ
れた図１の回路配置のブロック図である。
れた図１の回路配置のブロック図である。
【図３】データマーキングのため増加したメモリワード
幅を有する本発明の回路配置のブロック図である。
幅を有する本発明の回路配置のブロック図である。
ＢＣ 合成ユニット ＢＤ 分離ユニット ＤＳ 直列メモリ ＩＤ 入力データ ＩＳ 入力同期信号 Ｌ 論理モジュール ＯＤ 出力データ ＯＳ 出力同期信号 ＲＰ，ＲＰ２ 読み出しポインタ ＲＳ 読み出しアクセスアドレス ＳＰ メモリ領域 ＳＲ，ＳＲ２ メモリレジスタ ＳＹ 付加レジスタ ＷＰ，ＷＰ２ 書き込みポインタ ＷＳ 書き込みアクセスアドレス
Claims (10)
- 【請求項１】 データ（ＤＳ）が直列に格納されたメモ
リ管理配置を再同期させる方法であって、 データのマーキング（ＳＹ）又はデータアドレスの保護
（ＳＰ）が同期信号（ＩＳ）の時点に行われ、上記マー
クされたデータ又は保護されたデータアドレスが再同期
のため時間的に後の点で使用されることを特徴とする方
法。 - 【請求項２】 少なくとも１個の書き込みポインタ（Ｗ
Ｐ）及び読み出しポインタ（ＲＰ）が書き込み及び読み
出しアクセスが行われるときの上記データアドレスを示
し、上記書き込みポインタが保護され（ＳＰ）、時間的
に後の点で読み出しポインタとして使用される請求項１
記載の方法。 - 【請求項３】 上記データは同期ブロックに配置され、
新しい同期ブロックが読み出されるべきときは必ず、上
記読み出しポインタが前に保護された書き込みポインタ
の値でロードされる請求項２記載の方法。 - 【請求項４】 上記保護された書き込みポインタは、上
記読み出しポインタが上記書き込みポインタの値でロー
ドされた後に、無効としてマークされる請求項２又は３
記載の方法。 - 【請求項５】 保護された書き込みポインタが無い場合
に、次の同期信号が待ち状態にされ、格納されたデータ
が無視される請求項２乃至４のうちいずれか１項記載の
方法。 - 【請求項６】 上記データをマークするためワード幅が
少なくとも１ビットずつ増加され、関連したデータの書
き込み中に同期信号が存在したかどうかに関する記録が
上記ビットに形成される請求項１記載の方法。 - 【請求項７】 データ格納用のメモリレジスタ（ＳＲ）
を有する直列メモリ（ＤＳ）と、書き込みアクセスの場
合にインクリメントされる現在の書き込みアクセスアド
レス（ＷＳ）が格納された第１のメモリ領域（ＷＰ）
と、読み出しアクセスの場合にインクリメントされる現
在の読み出しアクセスアドレス（ＲＳ）が格納された第
２のメモリ領域（ＲＰ）とを有する回路配置であって、 データのマーキング又はデータアドレスの保護が第１の
同期信号（ＩＳ）の時点に第３のメモリ領域（ＳＰ）で
行われ、上記マークされたデータ又は上記保護されたデ
ータアドレスが再同期のため第２の同期信号（ＯＳ）の
時点に使用されることを特徴とする請求項１乃至６のう
ちいずれか１項記載のメモリ管理配置の再同期の方法を
行う回路配置。 - 【請求項８】 上記第１の同期信号（ＩＳ）が存在する
場合に、現在の書き込みアクセスのアドレスが上記第３
のメモリ領域（ＳＰ）で緩衝され、上記第２の同期信号
（ＯＳ）が存在する場合に、上記アドレスが上記第２の
メモリの領域に読み出されることを保証する論理モジュ
ール（Ｌ）を更に有する請求項７記載の回路配置。 - 【請求項９】 上記アドレスを緩衝する上記第３のメモ
リ領域（ＳＰ）が同じく直列メモリである請求項７又は
８記載の回路配置。 - 【請求項１０】 上記直列メモリ（ＤＳ）のワード幅が
上記データをマークするため少なくとも１ビットずつイ
ンクリメントされ、上記データ格納用のメモリレジスタ
（ＳＲ）は、関連したデータの書き込み中に上記第１の
同期信号（ＩＳ）が存在したかどうかに関する記録が形
成される付加レジスタ（ＳＹ）が割り当てられる請求項
７乃至９のうちいずれか１項記載の回路配置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19529966:3 | 1995-08-14 | ||
| DE19529966A DE19529966A1 (de) | 1995-08-14 | 1995-08-14 | Verfahren und Schaltungsanordnung zur Resynchronisation einer Speicherverwaltung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167078A true JPH09167078A (ja) | 1997-06-24 |
Family
ID=7769509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208338A Pending JPH09167078A (ja) | 1995-08-14 | 1996-08-07 | メモリ管理配置の再同期の方法及び回路配置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0758770A1 (ja) |
| JP (1) | JPH09167078A (ja) |
| KR (1) | KR970012680A (ja) |
| CN (1) | CN1150309A (ja) |
| BR (1) | BR9603411A (ja) |
| DE (1) | DE19529966A1 (ja) |
| ZA (1) | ZA966463B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694242B1 (ko) * | 2004-07-30 | 2007-03-14 | 후지쯔 가부시끼가이샤 | 기억 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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