JP3079731B2 - 外部データ入力回路 - Google Patents
外部データ入力回路Info
- Publication number
- JP3079731B2 JP3079731B2 JP03360729A JP36072991A JP3079731B2 JP 3079731 B2 JP3079731 B2 JP 3079731B2 JP 03360729 A JP03360729 A JP 03360729A JP 36072991 A JP36072991 A JP 36072991A JP 3079731 B2 JP3079731 B2 JP 3079731B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- data
- flag
- signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は外部データ入力回路に関
し、特に、画像データ等の多量データを連続のパケット
で入力する同期式の外部データ入力回路に関する。
し、特に、画像データ等の多量データを連続のパケット
で入力する同期式の外部データ入力回路に関する。
【０００２】
【従来の技術】従来の外部データ入力回路は、図２に示
すように、外部装置から入力したデータを１度蓄え、先
に入力したものから順次出力するＦＩＦＯ１（先入れ先
出し部）と、リセット機能を持ち、ＷＣカウント要求信
号にしたがってライトアドレスを発生するライトカウン
タ（ＷＣ）３と、ＲＣカウント信号にしたがってリード
アドレスを発生するリードカウンタ（ＲＣ）４と、入力
要求，リードアドレス，ライトアドレス，外部からの入
力データ有効フラグを入力し、ライトイネーブル（Ｗ
Ｅ）１５，リードカウント要求１６，ライトカウント要
求１８，ＦＩＦＯ１からの読みだしデータ有効フラグ１
３を出力するＦＩＦＯ制御回路２とを有している。
すように、外部装置から入力したデータを１度蓄え、先
に入力したものから順次出力するＦＩＦＯ１（先入れ先
出し部）と、リセット機能を持ち、ＷＣカウント要求信
号にしたがってライトアドレスを発生するライトカウン
タ（ＷＣ）３と、ＲＣカウント信号にしたがってリード
アドレスを発生するリードカウンタ（ＲＣ）４と、入力
要求，リードアドレス，ライトアドレス，外部からの入
力データ有効フラグを入力し、ライトイネーブル（Ｗ
Ｅ）１５，リードカウント要求１６，ライトカウント要
求１８，ＦＩＦＯ１からの読みだしデータ有効フラグ１
３を出力するＦＩＦＯ制御回路２とを有している。
【０００３】そして、外部装置から入力データ有効フラ
グ１４を入力すると、ＦＩＦＯ制御回路２はライトイネ
ーブル（ＷＥ）１５を出力し、入力データをＦＩＦＯ１
に書き込み、ＷＣ３をカウントアップする。こうして入
力データ１０を順次ＦＩＦＯ１に蓄える。
グ１４を入力すると、ＦＩＦＯ制御回路２はライトイネ
ーブル（ＷＥ）１５を出力し、入力データをＦＩＦＯ１
に書き込み、ＷＣ３をカウントアップする。こうして入
力データ１０を順次ＦＩＦＯ１に蓄える。
【０００４】このとき、ＦＩＦＯ制御回路２に入力要求
フラグ１２が入力されるとＷＥ１５をＯＦＦにしてリー
ド状態にし、ＦＩＦＯ１からデータを読み出しＲＣ４を
カウントアップする。さらにリードデータ１１と同期さ
せてリードデータ有効フラグ１３を出力する。
フラグ１２が入力されるとＷＥ１５をＯＦＦにしてリー
ド状態にし、ＦＩＦＯ１からデータを読み出しＲＣ４を
カウントアップする。さらにリードデータ１１と同期さ
せてリードデータ有効フラグ１３を出力する。
【０００５】
【発明が解決しようとする課題】ところで、この従来の
外部データ入力回路では、入力要求フラグ１２がＯＦＦ
のとき入力データ有効フラグ１４がＯＮであると、ＦＩ
ＦＯ１に入力データが書き込まれるにもかかわらず読み
だされないためＦＩＦＯ１が溢れてしまうことから、必
ず入力要求フラグ１２をＯＮにし、その後入力データ有
効フラグ１４をＯＮにしなければならないという制約が
あった。
外部データ入力回路では、入力要求フラグ１２がＯＦＦ
のとき入力データ有効フラグ１４がＯＮであると、ＦＩ
ＦＯ１に入力データが書き込まれるにもかかわらず読み
だされないためＦＩＦＯ１が溢れてしまうことから、必
ず入力要求フラグ１２をＯＮにし、その後入力データ有
効フラグ１４をＯＮにしなければならないという制約が
あった。
【０００６】このため、電源ＯＮで直ちにデータを出力
始めるような外部装置は接続できないという問題点があ
る。また、任意長のパケットデータを連続して入力する
場合、途中でデータを取りこぼすと、それ以降のパケッ
トがすべてずれてしまい同期を元に戻せないという欠点
がある。
始めるような外部装置は接続できないという問題点があ
る。また、任意長のパケットデータを連続して入力する
場合、途中でデータを取りこぼすと、それ以降のパケッ
トがすべてずれてしまい同期を元に戻せないという欠点
がある。
【０００７】本発明は、上記の問題点にかんがみてなさ
れたもので、電源ＯＮで直ちにデータを出力始めるよう
な外部装置に接続できるようにするとともに、パケット
転送中のデータのずれをなくすようにした外部データ入
力回路の提供を目的とする。
れたもので、電源ＯＮで直ちにデータを出力始めるよう
な外部装置に接続できるようにするとともに、パケット
転送中のデータのずれをなくすようにした外部データ入
力回路の提供を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明の外部データ入力回路は、外部装置から入力した
データを１度蓄え、先に入力したものから順次出力する
ＦＩＦＯと、リセット機能を持ちライトカウント要求信
号にしたがってライトアドレスを発生するライトカウン
タと、リセット機能を持ちリードカウント要求信号にし
たがってリードアドレスを発生するリードカウンタと、
入力要求フラグ，スタート信号，リードアドレス，ライ
トアドレスの入力に基づいてＦＩＦＯのライトイネーブ
ル信号，リードカウント要求信号，ライトカウント要求
信号，ＦＩＦＯからの読みだしデータ有効フラグを出力
するＦＩＦＯ制御回路と、入力要求フラグ，入力同期フ
ラグ，外部からの入力データ有効フラグの入力に基づい
てＦＩＦＯ制御回路に対する上記スタート信号，ライト
カウンタおよびリードカウンタのリセット信号を出力す
る入力同期制御回路とを備えた構成としてある。
本発明の外部データ入力回路は、外部装置から入力した
データを１度蓄え、先に入力したものから順次出力する
ＦＩＦＯと、リセット機能を持ちライトカウント要求信
号にしたがってライトアドレスを発生するライトカウン
タと、リセット機能を持ちリードカウント要求信号にし
たがってリードアドレスを発生するリードカウンタと、
入力要求フラグ，スタート信号，リードアドレス，ライ
トアドレスの入力に基づいてＦＩＦＯのライトイネーブ
ル信号，リードカウント要求信号，ライトカウント要求
信号，ＦＩＦＯからの読みだしデータ有効フラグを出力
するＦＩＦＯ制御回路と、入力要求フラグ，入力同期フ
ラグ，外部からの入力データ有効フラグの入力に基づい
てＦＩＦＯ制御回路に対する上記スタート信号，ライト
カウンタおよびリードカウンタのリセット信号を出力す
る入力同期制御回路とを備えた構成としてある。
【０００９】そして必要に応じ、上記入力同期制御回路
は、入力要求フラグと入力データ有効フラグがともにＯ
Ｎのとき、ＦＩＦＯ制御回路にスタート信号を出力し外
部装置からのデータ入力動作を開始させる開始機能と、
パケット長のデータを入力した後、次のデータを入力し
たときに入力同期フラグがＯＮでないときにはパケット
の同期ずれが発生したと認識する同期ずれ認識機能と、
このときスタート信号をＯＦＦにしＦＩＦＯへの書き込
みを止め、さらにライトカウンタおよびリードカウンタ
をリセット信号によりクリアするとともに、次に入力同
期フラグを入力したときに再びＦＩＦＯ制御回路にスタ
ート信号を出力し、パケットの入力を再開する再開機能
とを備えた構成としてある。
は、入力要求フラグと入力データ有効フラグがともにＯ
Ｎのとき、ＦＩＦＯ制御回路にスタート信号を出力し外
部装置からのデータ入力動作を開始させる開始機能と、
パケット長のデータを入力した後、次のデータを入力し
たときに入力同期フラグがＯＮでないときにはパケット
の同期ずれが発生したと認識する同期ずれ認識機能と、
このときスタート信号をＯＦＦにしＦＩＦＯへの書き込
みを止め、さらにライトカウンタおよびリードカウンタ
をリセット信号によりクリアするとともに、次に入力同
期フラグを入力したときに再びＦＩＦＯ制御回路にスタ
ート信号を出力し、パケットの入力を再開する再開機能
とを備えた構成としてある。
【００１０】
【作用】上記構成からなる外部データ入力回路によれ
ば、入力要求フラグと入力データ有効フラグがともにＯ
Ｎすれば、入力同期制御回路はＦＩＦＯ制御回路にスタ
ート信号を出力し外部装置からのデータ入力動作を開始
させることができる。また、パケット転送中に転送エラ
ーが発生しパケットのデータがずれた場合に、入力同期
制御回路はパケット長のデータを入力した後、次のデー
タを入力したときに入力同期フラグがＯＮでないときに
はパケットの同期ずれが発生したと認識でき、このとき
スタート信号をＯＦＦにしＦＩＦＯ１への書き込みを止
め、さらにライトカウンタおよびリードカウンタをリセ
ット信号によりクリアし、次に入力同期フラグを入力し
たときに再びＦＩＦＯ制御回路２にスタート信号を出力
し、パケットの入力を再開することができる。これによ
りパケットのずれを自動的に修正し、パケット転送の同
期を回復することができる。
ば、入力要求フラグと入力データ有効フラグがともにＯ
Ｎすれば、入力同期制御回路はＦＩＦＯ制御回路にスタ
ート信号を出力し外部装置からのデータ入力動作を開始
させることができる。また、パケット転送中に転送エラ
ーが発生しパケットのデータがずれた場合に、入力同期
制御回路はパケット長のデータを入力した後、次のデー
タを入力したときに入力同期フラグがＯＮでないときに
はパケットの同期ずれが発生したと認識でき、このとき
スタート信号をＯＦＦにしＦＩＦＯ１への書き込みを止
め、さらにライトカウンタおよびリードカウンタをリセ
ット信号によりクリアし、次に入力同期フラグを入力し
たときに再びＦＩＦＯ制御回路２にスタート信号を出力
し、パケットの入力を再開することができる。これによ
りパケットのずれを自動的に修正し、パケット転送の同
期を回復することができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例に係る外部データ
入力回路を示すブロック図である。
て説明する。図１は本発明の一実施例に係る外部データ
入力回路を示すブロック図である。
【００１２】図１において、１は外部装置から入力した
データを１度蓄え、先に入力したものから順次出力する
ＦＩＦＯ、３はリセット機能を持ちライト（ＷＣ）カウ
ント要求信号１６にしたがってライトアドレス１７を発
生するライトカウンタ、４はリセット機能を持ちリード
（ＲＣ）カウント要求信号１８にしたがってリードアド
レス１９を発生するリードカウンタである。
データを１度蓄え、先に入力したものから順次出力する
ＦＩＦＯ、３はリセット機能を持ちライト（ＷＣ）カウ
ント要求信号１６にしたがってライトアドレス１７を発
生するライトカウンタ、４はリセット機能を持ちリード
（ＲＣ）カウント要求信号１８にしたがってリードアド
レス１９を発生するリードカウンタである。
【００１３】２はＦＩＦＯ制御回路であって、入力要求
フラグ１２，スタート信号２０，リードアドレス１９，
ライトアドレス１７の入力に基づいてＦＩＦＯ１のライ
トイネーブル（ＷＥ）信号，リードカウント要求信号１
８，ライトカウント要求信号１６，ＦＵＬＬ信号２１，
ＦＩＦＯからの読みだしデータ有効フラグ１３を出力す
る。
フラグ１２，スタート信号２０，リードアドレス１９，
ライトアドレス１７の入力に基づいてＦＩＦＯ１のライ
トイネーブル（ＷＥ）信号，リードカウント要求信号１
８，ライトカウント要求信号１６，ＦＵＬＬ信号２１，
ＦＩＦＯからの読みだしデータ有効フラグ１３を出力す
る。
【００１４】５は入力同期制御回路であり、入力要求フ
ラグ１２，入力同期フラグ２４，外部からの入力データ
有効フラグ１４，ＦＩＦＯ１のＦＵＬＬ信号２１を入力
し、ＦＩＦＯ制御回路２に対する上記スタート信号２
０，ライトカウンタおよびリードカウンタのリセット信
号２３，２２を出力する。
ラグ１２，入力同期フラグ２４，外部からの入力データ
有効フラグ１４，ＦＩＦＯ１のＦＵＬＬ信号２１を入力
し、ＦＩＦＯ制御回路２に対する上記スタート信号２
０，ライトカウンタおよびリードカウンタのリセット信
号２３，２２を出力する。
【００１５】すなわち、上記入力同期制御回路５は、入
力要求フラグ１２と入力データ有効フラグ１４がともに
ＯＮのとき、ＦＩＦＯ制御回路２にスタート信号２０を
出力し外部装置からのデータ入力動作を開始させる開始
機能と、パケット長のデータを入力した後、次のデータ
を入力したときに入力同期フラグ２４がＯＮでないとき
にはパケットの同期ずれが発生したと認識する同期ずれ
認識機能と、このときスタート信号２０をＯＦＦにしＦ
ＩＦＯ１への書き込みを止め、さらにライトカウンタ３
およびリードカウンタ４をリセット信号２３，２２によ
りクリアするとともに、次に入力同期フラグ２４を入力
したときに再びＦＩＦＯ制御回路２にスタート信号２０
を出力し、パケットの入力を再開する再開機能とを備え
ている。
力要求フラグ１２と入力データ有効フラグ１４がともに
ＯＮのとき、ＦＩＦＯ制御回路２にスタート信号２０を
出力し外部装置からのデータ入力動作を開始させる開始
機能と、パケット長のデータを入力した後、次のデータ
を入力したときに入力同期フラグ２４がＯＮでないとき
にはパケットの同期ずれが発生したと認識する同期ずれ
認識機能と、このときスタート信号２０をＯＦＦにしＦ
ＩＦＯ１への書き込みを止め、さらにライトカウンタ３
およびリードカウンタ４をリセット信号２３，２２によ
りクリアするとともに、次に入力同期フラグ２４を入力
したときに再びＦＩＦＯ制御回路２にスタート信号２０
を出力し、パケットの入力を再開する再開機能とを備え
ている。
【００１６】次に、実施例に係る外部データ入力回路の
動作を説明する。ＦＩＦＯ１，ＦＩＦＯ制御回路２，Ｗ
Ｃ３，ＲＣ４の機能および動作は従来回路と同じであ
る。入力同期制御回路５が本実施例の特徴であるため、
これについて動作を説明する。
動作を説明する。ＦＩＦＯ１，ＦＩＦＯ制御回路２，Ｗ
Ｃ３，ＲＣ４の機能および動作は従来回路と同じであ
る。入力同期制御回路５が本実施例の特徴であるため、
これについて動作を説明する。
【００１７】まず、入力要求フラグと入力データ有効フ
ラグがともにＯＮのとき、入力同期制御回路５はＦＩＦ
Ｏ制御回路２にスタート信号を出力し、外部装置からの
データ入力動作を開始させる。これによって入力動作の
開始の同期を容易にとることができる。
ラグがともにＯＮのとき、入力同期制御回路５はＦＩＦ
Ｏ制御回路２にスタート信号を出力し、外部装置からの
データ入力動作を開始させる。これによって入力動作の
開始の同期を容易にとることができる。
【００１８】また、入力同期フラグはパケット転送中に
転送エラーが発生し、パケットのデータがずれた場合
に、パケットの先頭データを検出することによりパケッ
ト転送の同期を元に戻す働きをする。外部装置はパケッ
ト転送において、パケットの先頭データ入力時に入力同
期フラグをＯＮにする。
転送エラーが発生し、パケットのデータがずれた場合
に、パケットの先頭データを検出することによりパケッ
ト転送の同期を元に戻す働きをする。外部装置はパケッ
ト転送において、パケットの先頭データ入力時に入力同
期フラグをＯＮにする。
【００１９】入力同期制御回路５はパケット長のデータ
を入力した後、次のデータを入力したときに入力同期フ
ラグ２４がＯＮでないときにはパケットの同期ずれが発
生したと認識する。このときスタート信号２０をＯＦＦ
にしＦＩＦＯ１への書き込みを止め、さらにＷＣ３およ
びＲＣ４をリセット信号２３，２２によりクリアする。
を入力した後、次のデータを入力したときに入力同期フ
ラグ２４がＯＮでないときにはパケットの同期ずれが発
生したと認識する。このときスタート信号２０をＯＦＦ
にしＦＩＦＯ１への書き込みを止め、さらにＷＣ３およ
びＲＣ４をリセット信号２３，２２によりクリアする。
【００２０】次に、入力同期フラグ２４を入力したとき
に再びＦＩＦＯ制御回路２にスタート信号２０を出力
し、パケットの入力を再開する。以上の方法で、パケッ
トのずれを自動的に修正し、パケット転送の同期を回復
することができる。
に再びＦＩＦＯ制御回路２にスタート信号２０を出力
し、パケットの入力を再開する。以上の方法で、パケッ
トのずれを自動的に修正し、パケット転送の同期を回復
することができる。
【００２１】
【発明の効果】以上説明したように、本発明の外部デー
タ入力回路によれば、入力同期制御回路で、入力動作の
開始を容易に同期させることができるだけでなく、パケ
ット転送中にデータのずれが生じても自動的にパケット
データの先頭を検出し、ずれをなくし同期を戻すことが
できるという効果がある。
タ入力回路によれば、入力同期制御回路で、入力動作の
開始を容易に同期させることができるだけでなく、パケ
ット転送中にデータのずれが生じても自動的にパケット
データの先頭を検出し、ずれをなくし同期を戻すことが
できるという効果がある。
【図１】本発明の実施例に係る同期式の外部データ入力
回路を示すブロック図である。
回路を示すブロック図である。
【図２】従来の外部データ入力回路の一例を示す図であ
る。
る。
１ ＦＩＦＯ ２ ＦＩＦＯ制御回路 ３ ライトカウンタ（ＷＣ） ４ リードカウンタ（ＲＣ） ５ 入力同期制御回路 １０ 入力データ １１ リードデータ １２ 入力要求フラグ １３ リードデータ要求フラグ １４ 入力データ有効フラグ １５ ライトイネーブル（ＷＥ） １６ ＷＣカウント要求信号 １７ ライトアドレス １８ ＲＣカウント要求信号 １９ リードアドレス ２０ スタート ２１ 入力禁止 ２２ ＲＣリセット信号 ２３ ＷＣリセット信号 ２４ 入力同期フラグ
Claims (2)
- 【請求項１】 外部装置から入力したデータを１度蓄
え、先に入力したものから順次出力するＦＩＦＯと、リ
セット機能を持ちライトカウント要求信号にしたがって
ライトアドレスを発生するライトカウンタと、リセット
機能を持ちリードカウント要求信号にしたがってリード
アドレスを発生するリードカウンタと、入力要求フラ
グ，スタート信号，リードアドレス，ライトアドレスの
入力に基づいてＦＩＦＯのライトイネーブル信号，リー
ドカウント要求信号，ライトカウント要求信号，ＦＩＦ
Ｏからの読みだしデータ有効フラグを出力するＦＩＦＯ
制御回路と、入力要求フラグ，入力同期フラグ，外部か
らの入力データ有効フラグの入力に基づいてＦＩＦＯ制
御回路に対する上記スタート信号，ライトカウンタおよ
びリードカウンタのリセット信号を出力する入力同期制
御回路とを備えたことを特徴とする外部データ入力回
路。 - 【請求項２】 上記入力同期制御回路は、入力要求フラ
グと入力データ有効フラグがともにＯＮのとき、ＦＩＦ
Ｏ制御回路にスタート信号を出力し外部装置からのデー
タ入力動作を開始させる開始機能と、パケット長のデー
タを入力した後、次のデータを入力したときに入力同期
フラグがＯＮでないときにはパケットの同期ずれが発生
したと認識する同期ずれ認識機能と、このときスタート
信号をＯＦＦにしＦＩＦＯへの書き込みを止め、さらに
ライトカウンタおよびリードカウンタをリセット信号に
よりクリアするとともに、次に入力同期フラグを入力し
たときに再びＦＩＦＯ制御回路にスタート信号を出力
し、パケットの入力を再開する再開機能とを備えたこと
を特徴とする請求項１記載の外部データ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03360729A JP3079731B2 (ja) | 1991-12-27 | 1991-12-27 | 外部データ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03360729A JP3079731B2 (ja) | 1991-12-27 | 1991-12-27 | 外部データ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181574A JPH05181574A (ja) | 1993-07-23 |
| JP3079731B2 true JP3079731B2 (ja) | 2000-08-21 |
Family
ID=18470667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03360729A Expired - Fee Related JP3079731B2 (ja) | 1991-12-27 | 1991-12-27 | 外部データ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079731B2 (ja) |
-
1991
- 1991-12-27 JP JP03360729A patent/JP3079731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05181574A (ja) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20150363161A1 (en) | Method and apparatus for audio synchronization | |
| JPH09230840A (ja) | グラフィックドローイングエンジンのための先入れ先出し装置 | |
| JP3079731B2 (ja) | 外部データ入力回路 | |
| JP2001255860A (ja) | 映像データ転送装置及び映像データの転送方法 | |
| JP2008182550A (ja) | パケットバッファｆｉｆｏメモリ装置 | |
| JPS59224943A (ja) | バツフア回路 | |
| JPH11146354A (ja) | 映像・オーディオ復号化装置 | |
| JP4387488B2 (ja) | オーバフロー保護回路及びこれを用いた画像伝送装置 | |
| JP4355383B2 (ja) | データ蓄積量監視装置 | |
| JP3193202B2 (ja) | Ｆｉｆｏ型メモリ | |
| JP2982611B2 (ja) | 画像処理装置 | |
| JP2001350461A (ja) | 画像処理方法及び装置 | |
| JPH09167078A (ja) | メモリ管理配置の再同期の方法及び回路配置 | |
| JPH0235500B2 (ja) | ||
| JPH11146350A (ja) | 映像・オーディオ復号化装置 | |
| JP3298550B2 (ja) | 多重化プロセッサシステム | |
| JPH02226831A (ja) | 同期合わせ回路 | |
| JP3354493B2 (ja) | シリアルデータ転送装置 | |
| JP3075273B2 (ja) | セルバッファ制御回路 | |
| JP2002007312A (ja) | 情報入出力装置 | |
| JPH023345B2 (ja) | ||
| JPH02223241A (ja) | データバッファ回路 | |
| JPH02118722A (ja) | Ｆｉｆｏメモリ | |
| JP2001101395A (ja) | 動作モード切替え回路及びその方法 | |
| JPH08331105A (ja) | 伝送路無瞬断切替システムおよび方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |