JPH02118722A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
- Publication number
- JPH02118722A JPH02118722A JP63272221A JP27222188A JPH02118722A JP H02118722 A JPH02118722 A JP H02118722A JP 63272221 A JP63272221 A JP 63272221A JP 27222188 A JP27222188 A JP 27222188A JP H02118722 A JPH02118722 A JP H02118722A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- read
- circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004075 alteration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、書込んだデータを書き込んだ時の順序で読み
出す先入れ先出しメモリ（Ｆ Ｉ ＦＯメモリ）に関す
る。
出す先入れ先出しメモリ（Ｆ Ｉ ＦＯメモリ）に関す
る。
ＦＩＦＯメモリは、データの処理速度が異なる装置間の
データ伝送を効率的に行わせるために、信号列の到来順
序を崩さずに一時的に保存するためのメモリである。
データ伝送を効率的に行わせるために、信号列の到来順
序を崩さずに一時的に保存するためのメモリである。
第３図に従来のＦ Ｉ ＦＯメモリのブロック図を示す
。この回路は、書込みアドレスポインタ２により指定さ
れた記憶回路１のアドレスに書込みデータＤＩが順次に
書込まれ、読だしアドレスポインタ３により指定された
記憶回路１のアドレスから読出しデータＤｏが順次に読
出される。この場合には、データは書込まれた順序に常
に先頭データから読出される。
。この回路は、書込みアドレスポインタ２により指定さ
れた記憶回路１のアドレスに書込みデータＤＩが順次に
書込まれ、読だしアドレスポインタ３により指定された
記憶回路１のアドレスから読出しデータＤｏが順次に読
出される。この場合には、データは書込まれた順序に常
に先頭データから読出される。
書込みアドレスポインタ２は、データの書込みタロツク
Ｗをカウントし記憶回路１の書込みアドレスを指定する
。読出しアドレスポインタ３は、データの読出しクロッ
クＲをカウントし記憶回路１の読出ｌ−アドレスを指定
する。
Ｗをカウントし記憶回路１の書込みアドレスを指定する
。読出しアドレスポインタ３は、データの読出しクロッ
クＲをカウントし記憶回路１の読出ｌ−アドレスを指定
する。
上述した従来のＦＩＦＯメモリは、アドレスを内部で順
番に発生しているため、不必要なデータを入力してしま
った場合に、必要なデータが出てくるまで読出し動作を
繰り返すので、必要なデータの読出し動作に、遅れを生
じさせることがあるという欠点がある。
番に発生しているため、不必要なデータを入力してしま
った場合に、必要なデータが出てくるまで読出し動作を
繰り返すので、必要なデータの読出し動作に、遅れを生
じさせることがあるという欠点がある。
本発明の目的は、不必要なデータを誤って入力してしま
った場合にも、不要データの次の必要データの読出しを
速やかに行うことができるＦＩＦＯメモリを提供するこ
とにある。
った場合にも、不要データの次の必要データの読出しを
速やかに行うことができるＦＩＦＯメモリを提供するこ
とにある。
本発明は、データを格納する記憶回路と、データの書込
みクロックをカウントし、前記記憶回路の書込みアドレ
スとして出力する書込みアドレスポインタと、データの
読出しクロックをカウントし前記記憶回路の読出しアド
レスとして出力する読出しアドレスポインタとを有する
Ｆ Ｉ ＦＯメモリにおいて、外部から供給されるアド
レス入力信号に基づいて前記読み出しアドレスポインタ
の内容を変更するアドレス変更回路が付加されていると
いうものである。
みクロックをカウントし、前記記憶回路の書込みアドレ
スとして出力する書込みアドレスポインタと、データの
読出しクロックをカウントし前記記憶回路の読出しアド
レスとして出力する読出しアドレスポインタとを有する
Ｆ Ｉ ＦＯメモリにおいて、外部から供給されるアド
レス入力信号に基づいて前記読み出しアドレスポインタ
の内容を変更するアドレス変更回路が付加されていると
いうものである。
次に、本発明について図面を参照して説明する。
記憶回路１１は２進データを記憶している部分で、デー
タを書込む番地は、書込みアドレスポインタ２により順
番に指定される。データの読出し番地は、書込んだ順序
にアドレスを発生する読出しアドレスポインタ１３によ
り指定されて記憶回路１１に供給される。アドレスレジ
スタ４はゲート信号Ｇによりアドレス入力信号Ａを取り
込んで保持し、そのデータを読出しアドレスポインタ１
３に出力する。読出しアドレスポインタ３は、アドレス
変更制御信号Ｃ０ＮＴがアクティブになると、アドレス
レジスタ１４の出力を取り込み、その収り込まれた値か
ら読出しクロックＲによって書込まれた順序に読出すよ
うにアドレスを発生する。
タを書込む番地は、書込みアドレスポインタ２により順
番に指定される。データの読出し番地は、書込んだ順序
にアドレスを発生する読出しアドレスポインタ１３によ
り指定されて記憶回路１１に供給される。アドレスレジ
スタ４はゲート信号Ｇによりアドレス入力信号Ａを取り
込んで保持し、そのデータを読出しアドレスポインタ１
３に出力する。読出しアドレスポインタ３は、アドレス
変更制御信号Ｃ０ＮＴがアクティブになると、アドレス
レジスタ１４の出力を取り込み、その収り込まれた値か
ら読出しクロックＲによって書込まれた順序に読出すよ
うにアドレスを発生する。
従って、不必要なデータを入力しても、読出しを開始す
るアドレスを外部から与えて読出しアドレスポインタ１
３の内容を変更できるので、必要データの読出しが速か
に行える。
るアドレスを外部から与えて読出しアドレスポインタ１
３の内容を変更できるので、必要データの読出しが速か
に行える。
第２図は第１の実・施例の変形を示すブロック図である
。
。
この例は、アドレス変更回路として加算器２５を有して
いる。
いる。
加算器２５は、現在の読出しアドレスポインタの値に相
対アドレス入力信号Ａ′を加算し、その加算結果を読出
しアドレスポインタ３に出力する。読出しアドレスポイ
ンタ３は、アドレス変更制御信号Ｃ０ＮＴがアクティブ
になると加算器２５の出力を取込み、前記の取り込まれ
た値から読出しクロックＲによって書込まれた順序に読
出すようにアドレスを発生する。
対アドレス入力信号Ａ′を加算し、その加算結果を読出
しアドレスポインタ３に出力する。読出しアドレスポイ
ンタ３は、アドレス変更制御信号Ｃ０ＮＴがアクティブ
になると加算器２５の出力を取込み、前記の取り込まれ
た値から読出しクロックＲによって書込まれた順序に読
出すようにアドレスを発生する。
以上説明したように本発明は、読出しアドレスポインタ
の値を外部から供給されるアドレス入力信号に基づいて
変更するアドレス変更回路を設けることにより、記憶回
路のデータに不必要な部分が生じた場合に、その不要部
分を読み出すことなしに、先入れ先出し動作を継続でき
るのでＦＩＦＯメモリの読出し動作が速かにできる効果
がある。
の値を外部から供給されるアドレス入力信号に基づいて
変更するアドレス変更回路を設けることにより、記憶回
路のデータに不必要な部分が生じた場合に、その不要部
分を読み出すことなしに、先入れ先出し動作を継続でき
るのでＦＩＦＯメモリの読出し動作が速かにできる効果
がある。
第１図は、本発明の一実施例のブロック図、第２図は一
実施例の変形のブロック図、第３図は従来例のブロック
図である。 １．１１．２１・・・記憶回路、２，１２．２２・・・
書込みアドレスポインタ、３．１３．２３・・・読出し
アドレスポインタ、２４・・・アドレスレジスタ、２５
・・・加算器、Ａ、Ａ’・・・アドレス入力信号、Ｃ０
ＮＴ・・・アドレス変更制御信号、ＤＩ・・・書込みデ
ータ、ＤＯ・・・読出しデータ、Ｒ・・・読出しクロッ
ク、Ｗ・・・書込みクロック。
実施例の変形のブロック図、第３図は従来例のブロック
図である。 １．１１．２１・・・記憶回路、２，１２．２２・・・
書込みアドレスポインタ、３．１３．２３・・・読出し
アドレスポインタ、２４・・・アドレスレジスタ、２５
・・・加算器、Ａ、Ａ’・・・アドレス入力信号、Ｃ０
ＮＴ・・・アドレス変更制御信号、ＤＩ・・・書込みデ
ータ、ＤＯ・・・読出しデータ、Ｒ・・・読出しクロッ
ク、Ｗ・・・書込みクロック。
Claims (1)
- データを格納する記憶回路と、データの書込みクロック
をカウントし、前記記憶回路の書込みアドレスとして出
力する書込みアドレスポインタと、データの読出しクロ
ックをカウントし前記記憶回路の読出しアドレスとして
出力する読出しアドレスポインタとを有するＦＩＦＯメ
モリにおいて、外部から供給されるアドレス入力信号に
基づいて前記読み出しアドレスポインタの内容を変更す
るアドレス変更回路が付加されていることを特徴とする
ＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272221A JPH02118722A (ja) | 1988-10-27 | 1988-10-27 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272221A JPH02118722A (ja) | 1988-10-27 | 1988-10-27 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118722A true JPH02118722A (ja) | 1990-05-07 |
Family
ID=17510801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272221A Pending JPH02118722A (ja) | 1988-10-27 | 1988-10-27 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02118722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949808A2 (en) * | 1998-02-20 | 1999-10-13 | Nec Corporation | PID filter circuit and FIFO circuit |
-
1988
- 1988-10-27 JP JP63272221A patent/JPH02118722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949808A2 (en) * | 1998-02-20 | 1999-10-13 | Nec Corporation | PID filter circuit and FIFO circuit |
| EP0949808A3 (en) * | 1998-02-20 | 2008-11-19 | Nec Corporation | PID filter circuit and FIFO circuit |
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