JPS59224943A - バツフア回路 - Google Patents
バツフア回路Info
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- JPS59224943A JPS59224943A JP58098871A JP9887183A JPS59224943A JP S59224943 A JPS59224943 A JP S59224943A JP 58098871 A JP58098871 A JP 58098871A JP 9887183 A JP9887183 A JP 9887183A JP S59224943 A JPS59224943 A JP S59224943A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は受信ＰＣＭ偏号會端局装置のクロック及びフレ
ーム位相に同期化させる機能を有するバッファ回路に関
する。
ーム位相に同期化させる機能を有するバッファ回路に関
する。
伝送速度やビット及びフレーム構成の異なる受信ＰＣＭ
便号備考局装置と全結合して動作させるためには、ビッ
トレートやフレーム構成の変換を行う回路が必要でアシ
、直列形式で伝送される受領ＰＣＭ信号會例えば８ビツ
トの並列備考に変換してディジタル処理するバッファ回
路が用いられる。このような目的で用いられる従来のバ
ッファ回路の一例ｔ−第１図に示す。第１図において、
８ビットの並列信号に変換された受信ＰＣＭ信号１００
のうち、４ビツトは書込順読出非同期メモリ回路（ＦＩ
ＦＯメモリー＝−・・Ｆｉｒｓｔ−Ｉｎ。
便号備考局装置と全結合して動作させるためには、ビッ
トレートやフレーム構成の変換を行う回路が必要でアシ
、直列形式で伝送される受領ＰＣＭ信号會例えば８ビツ
トの並列備考に変換してディジタル処理するバッファ回
路が用いられる。このような目的で用いられる従来のバ
ッファ回路の一例ｔ−第１図に示す。第１図において、
８ビットの並列信号に変換された受信ＰＣＭ信号１００
のうち、４ビツトは書込順読出非同期メモリ回路（ＦＩ
ＦＯメモリー＝−・・Ｆｉｒｓｔ−Ｉｎ。
Ｆｉｒｓｔ−Ｏｕｔ メモリ・・・・・・と略記する）
に入力され、残りの４ビツトは、データ選択回路ｌに入
力゛される。データ選択回路１は、受信ＰＣＭ悟号に同
期した書込制御回路３からのフレームパルス１０１によ
って、そのタイムスロットに固定パターンのマーカ信号
１０２ ’に挿入してＦＩＦＯメモリ２に送出する。Ｆ
ＩＦＯメモリ２の入力データ１０３は書込制御回路３か
らの誉込クロック１０４によってＦＩＦＯメモリ２内に
嘗き込まれる。
に入力され、残りの４ビツトは、データ選択回路ｌに入
力゛される。データ選択回路１は、受信ＰＣＭ悟号に同
期した書込制御回路３からのフレームパルス１０１によ
って、そのタイムスロットに固定パターンのマーカ信号
１０２ ’に挿入してＦＩＦＯメモリ２に送出する。Ｆ
ＩＦＯメモリ２の入力データ１０３は書込制御回路３か
らの誉込クロック１０４によってＦＩＦＯメモリ２内に
嘗き込まれる。
ＦＩＦＯメモリ２内のデータは、端局装置のクロック及
びフレームに同期した読出制御回路４からの読出クロッ
ク１０５によって、メモリ内に書き込まれた順に読み出
される。読み出されたデータ１０６は、データレジスタ
５において読出制御回路４からのクロック１０７で読み
直されて出力される。マーカ検出回路６は、データレジ
スタ５の出刃のうちマーカ信号の挿入された４ビツトに
監視し、読出制御回路４から信号線１０９にフレームパ
ルスが送出されたときにこの４ビツトの信号がマーカ信
号である場合には、信号線１１０に常に”ｌ’ｆｆｉ送
出してＦＩＦＯメモリ２全正常に動作させる。ところが
、信号線１０９にフレームパルスが送出されたときの４
ビツトの信号がマーカ信号でない場合には、信号線１１
０にリセットパルス七送出してＦＩＦＯメモリ２の内８
に消去し、カウンタ母権７を初期設定する。Ｆ Ｉ Ｉ
！” ０メモリ２の自答が消去されると同時に書込クロ
ック１０４及び読出クロック１０５が停止される。そし
て、ＦＩＦＯメモリ２の入力データ１０３がマーカ信号
になったときに誉込クロック１０４が再び動作全開始し
、マーカ信号から順次ＦＩＦＯメモリ２に入力データが
書き込まれる。書き込まれたデータの敷金カウンター６
７で数え、ある程度のデータがＦＩＦＯメモリ２に書き
込まれた後、信号線１１１に読み出し全開始させる信号
が送出され、読出制御回路４は信号線１０９にフレーム
パルス？送出すると同時に信号線１０５に続出クロック
會送出する。このとき、ＦＩＦＯメモリ２の出力データ
１０６にはマーカ信号から始まるＰＣＭ旧号が順に読み
出され、データレジスタ５の出力■号１０８がマ下刃信
号になったときに信号線０９にフレームパルスが送出さ
れるようになっており、マーカ信号の位置とフレームパ
ルス１０９の位置が一致する限シ正常動作が継続して行
われる。カウンタ柱畔７のカウント数はＦＩＦＯメモリ
２の容量と書き込みと読み出しの速匿差等全考慮し、Ｆ
ＩＦＯメモリ２でアンダーフローやオーバーフローが生
じないように決められている。
びフレームに同期した読出制御回路４からの読出クロッ
ク１０５によって、メモリ内に書き込まれた順に読み出
される。読み出されたデータ１０６は、データレジスタ
５において読出制御回路４からのクロック１０７で読み
直されて出力される。マーカ検出回路６は、データレジ
スタ５の出刃のうちマーカ信号の挿入された４ビツトに
監視し、読出制御回路４から信号線１０９にフレームパ
ルスが送出されたときにこの４ビツトの信号がマーカ信
号である場合には、信号線１１０に常に”ｌ’ｆｆｉ送
出してＦＩＦＯメモリ２全正常に動作させる。ところが
、信号線１０９にフレームパルスが送出されたときの４
ビツトの信号がマーカ信号でない場合には、信号線１１
０にリセットパルス七送出してＦＩＦＯメモリ２の内８
に消去し、カウンタ母権７を初期設定する。Ｆ Ｉ Ｉ
！” ０メモリ２の自答が消去されると同時に書込クロ
ック１０４及び読出クロック１０５が停止される。そし
て、ＦＩＦＯメモリ２の入力データ１０３がマーカ信号
になったときに誉込クロック１０４が再び動作全開始し
、マーカ信号から順次ＦＩＦＯメモリ２に入力データが
書き込まれる。書き込まれたデータの敷金カウンター６
７で数え、ある程度のデータがＦＩＦＯメモリ２に書き
込まれた後、信号線１１１に読み出し全開始させる信号
が送出され、読出制御回路４は信号線１０９にフレーム
パルス？送出すると同時に信号線１０５に続出クロック
會送出する。このとき、ＦＩＦＯメモリ２の出力データ
１０６にはマーカ信号から始まるＰＣＭ旧号が順に読み
出され、データレジスタ５の出力■号１０８がマ下刃信
号になったときに信号線０９にフレームパルスが送出さ
れるようになっており、マーカ信号の位置とフレームパ
ルス１０９の位置が一致する限シ正常動作が継続して行
われる。カウンタ柱畔７のカウント数はＦＩＦＯメモリ
２の容量と書き込みと読み出しの速匿差等全考慮し、Ｆ
ＩＦＯメモリ２でアンダーフローやオーバーフローが生
じないように決められている。
第２図（１）〜（１０）は第１図の構成のバッファ回路
のタイムチャートで、ｌ、２４チヤンネルの受信ＰＣＭ
ｇｉ号を２８チヤンネルのタイムスロットニ変換する場
合の一例金示す。第２図（１）、 （２）、 （３）、
（４）はそれぞれ信号線１００，１０１，１０３，１
０４のタイムチャートで１Ｌ受ｇＩＰ ＣＭ信号１００
にフレーム同期しておシ、第２図（５）、 （６）、
を力、（８）はそれぞれ信号線１０５，１０６，１０８
，１０９のタイムチャートであって、端局装置のクロッ
ク及び５− フレームに同期している。第２図（１）の２４チヤンネ
ルの受信ＰＣＭ信号（Ｗｌ、・・・、Ｗ２４）は、第２
図（２）のフレームパルスのタイムスロット位置にマー
カ信号（Ｍ）が挿入され、第２図（３）に示すｌフレー
ムに２５個のタイムスロットの信号に変換されて、第２
図（４）の誉込クロックによってＦＩＦＯメモリ２にＭ
、Ｗｌ、Ｗ２．・・・、Ｗ２４の順で嘗き込まれる。Ｆ
ＩＦＯメモリ２の読出クロックは第２図（５）のように
１フレームを２８等分割するクロックのうち破線で示す
３個のパルス全除去してｌフレーム２５個のパルスとな
っている。ＦＩＦＯメモリ２は読出クロック１０５が１
′ＩＮから１′ＯＮになったときにＦＩＦＯメモリ２内
のデータが瞥き込まれた順に読み出される。そして、書
き込みと読み出しのフレーム長が同じであれば１フレー
ムにｖｌ！！込まれるデータ数と読み出場れるデータ数
は同じであるから、あらかじめＦＩＦＯメモリ２内にデ
ータ會簀き込んでおけば、ＦＩＦＯメモリ２においてオ
ーバフローやアンダー７０−は発生せず常にＭ＋ ＷＩ
Ｔ Ｗ２＊・・・Ｗ２４の順で６− データが読み出され、Ｆ’ＩＦＯ２の出力１０６は第２
図（６）のようなタイムスロットになり、データレジス
タ５の出刃１０８は第２図（７）のタイムスロットとな
る。第２図（８）は端局装置に同期したフレＡパルステ
アリ、このフレームパルス力１１１Ｎになるとき、第２
図（７）の信号がマーカ信号（Ｍ）であれば正常に動作
する。しかし、このときマーカ信号（Ｍ）以外の信号で
あれば、マーカ検出回路６から第２図（９）のリセット
パルスが信号線１１０に送出され、書込クロック１０４
は第２図（１０）のように−たん停止して入力示マーカ
１Ｍ号（Ｍ）となったときから書き込み全再開する。読
出クロック１０５及びフレームパルス１０９はＦＩＦＯ
メモリ２に適当なデータ数が書き込まれるまで動作を停
止し、第２図（５）のハツチしであるパルスから読出ク
ロック１０５及びレンームバルス１０９が動作全再開す
る。読出クロック１０５が動作を再開するときには、Ｆ
ＩＦＯメモリ２の出力は必ずマーカＭ号（Ｍ）になって
いるから、第２図（６）。
のタイムチャートで、ｌ、２４チヤンネルの受信ＰＣＭ
ｇｉ号を２８チヤンネルのタイムスロットニ変換する場
合の一例金示す。第２図（１）、 （２）、 （３）、
（４）はそれぞれ信号線１００，１０１，１０３，１
０４のタイムチャートで１Ｌ受ｇＩＰ ＣＭ信号１００
にフレーム同期しておシ、第２図（５）、 （６）、
を力、（８）はそれぞれ信号線１０５，１０６，１０８
，１０９のタイムチャートであって、端局装置のクロッ
ク及び５− フレームに同期している。第２図（１）の２４チヤンネ
ルの受信ＰＣＭ信号（Ｗｌ、・・・、Ｗ２４）は、第２
図（２）のフレームパルスのタイムスロット位置にマー
カ信号（Ｍ）が挿入され、第２図（３）に示すｌフレー
ムに２５個のタイムスロットの信号に変換されて、第２
図（４）の誉込クロックによってＦＩＦＯメモリ２にＭ
、Ｗｌ、Ｗ２．・・・、Ｗ２４の順で嘗き込まれる。Ｆ
ＩＦＯメモリ２の読出クロックは第２図（５）のように
１フレームを２８等分割するクロックのうち破線で示す
３個のパルス全除去してｌフレーム２５個のパルスとな
っている。ＦＩＦＯメモリ２は読出クロック１０５が１
′ＩＮから１′ＯＮになったときにＦＩＦＯメモリ２内
のデータが瞥き込まれた順に読み出される。そして、書
き込みと読み出しのフレーム長が同じであれば１フレー
ムにｖｌ！！込まれるデータ数と読み出場れるデータ数
は同じであるから、あらかじめＦＩＦＯメモリ２内にデ
ータ會簀き込んでおけば、ＦＩＦＯメモリ２においてオ
ーバフローやアンダー７０−は発生せず常にＭ＋ ＷＩ
Ｔ Ｗ２＊・・・Ｗ２４の順で６− データが読み出され、Ｆ’ＩＦＯ２の出力１０６は第２
図（６）のようなタイムスロットになり、データレジス
タ５の出刃１０８は第２図（７）のタイムスロットとな
る。第２図（８）は端局装置に同期したフレＡパルステ
アリ、このフレームパルス力１１１Ｎになるとき、第２
図（７）の信号がマーカ信号（Ｍ）であれば正常に動作
する。しかし、このときマーカ信号（Ｍ）以外の信号で
あれば、マーカ検出回路６から第２図（９）のリセット
パルスが信号線１１０に送出され、書込クロック１０４
は第２図（１０）のように−たん停止して入力示マーカ
１Ｍ号（Ｍ）となったときから書き込み全再開する。読
出クロック１０５及びフレームパルス１０９はＦＩＦＯ
メモリ２に適当なデータ数が書き込まれるまで動作を停
止し、第２図（５）のハツチしであるパルスから読出ク
ロック１０５及びレンームバルス１０９が動作全再開す
る。読出クロック１０５が動作を再開するときには、Ｆ
ＩＦＯメモリ２の出力は必ずマーカＭ号（Ｍ）になって
いるから、第２図（６）。
（７）、 （８）に示す正常なタイムスロット関係とな
って動作が開始でれる。
って動作が開始でれる。
上述したように従来の回路構成においては、書込制御回
路３と読出制御回路４の動作クロックが第２図に示した
ようにフレーム長が同じで同期している場合には、１フ
レーム当りにＦＩＦＯメモリ２にｉＦき込まれるデータ
数と読み出されるデータ数とが等しくなるため、オーバ
ーフローやアンダーフローは発生しない。しかしながら
、上述した第２図の関係よりも書込制御回路３の動作ク
ロックが続出制御回路４の動作クロックよシ速い場合に
は、ＦＩＦＯメモリ２の内容が飽和（オーバーフロー）
して書き込みが行われず、誓き込１れるデータが１個ま
几は２個欠落する。一方、読み出し側では書き込まれた
順にデータを読み出すから、第２図（力のマーカ信号の
位置と第２図（８）のフレームパルスの位置が異なシ、
信号線１１０にリセットパルスが送出され初期状態とな
る。これによって、ＦＩＦＯメモリ２に書き込まれてい
た通常１フレ一ム分以上のデータが消去され、：ｉｉＦ
き込みが再開されるまでのデータと合わせて数フレーム
分の受信ＰＣＭ信号が欠落され、リセットパルスが出さ
れる直前のフレームには誤漫が含１れることとなる。逆
に、書込制御回路３の動作クロックが読出制御回路４の
動作クロックよシ遅い場合には、ＦＩＦＯメモリ２の内
容が空＠（アンダーフロー）となシ、読み出されるデー
タは第２図（６）とは異なるため、信号線１１０にリセ
ットパルスが送出され初期状態となる。これによって、
１フレームの受信ＰＣＭ信号が欠落される。すなわち、
上述した従来のバッファ回路では、書込制御回路３と読
出制御回路４の動作クロックが非同期の場合には、ＦＩ
ＦＯメモリ２においてオーバーフローやアンダーフロー
が発生し、数フレーム分の受信ＰＣＭ信号が欠落される
という欠点がある。
路３と読出制御回路４の動作クロックが第２図に示した
ようにフレーム長が同じで同期している場合には、１フ
レーム当りにＦＩＦＯメモリ２にｉＦき込まれるデータ
数と読み出されるデータ数とが等しくなるため、オーバ
ーフローやアンダーフローは発生しない。しかしながら
、上述した第２図の関係よりも書込制御回路３の動作ク
ロックが続出制御回路４の動作クロックよシ速い場合に
は、ＦＩＦＯメモリ２の内容が飽和（オーバーフロー）
して書き込みが行われず、誓き込１れるデータが１個ま
几は２個欠落する。一方、読み出し側では書き込まれた
順にデータを読み出すから、第２図（力のマーカ信号の
位置と第２図（８）のフレームパルスの位置が異なシ、
信号線１１０にリセットパルスが送出され初期状態とな
る。これによって、ＦＩＦＯメモリ２に書き込まれてい
た通常１フレ一ム分以上のデータが消去され、：ｉｉＦ
き込みが再開されるまでのデータと合わせて数フレーム
分の受信ＰＣＭ信号が欠落され、リセットパルスが出さ
れる直前のフレームには誤漫が含１れることとなる。逆
に、書込制御回路３の動作クロックが読出制御回路４の
動作クロックよシ遅い場合には、ＦＩＦＯメモリ２の内
容が空＠（アンダーフロー）となシ、読み出されるデー
タは第２図（６）とは異なるため、信号線１１０にリセ
ットパルスが送出され初期状態となる。これによって、
１フレームの受信ＰＣＭ信号が欠落される。すなわち、
上述した従来のバッファ回路では、書込制御回路３と読
出制御回路４の動作クロックが非同期の場合には、ＦＩ
ＦＯメモリ２においてオーバーフローやアンダーフロー
が発生し、数フレーム分の受信ＰＣＭ信号が欠落される
という欠点がある。
本発明の目的は、受［ＰＣＭ＠号と端局装置のクロック
及びフレーム位相とが非同期の場合でもフレーム構成を
乱すことなく、１フレ一ム分の受信ＰＣＭ債号？欠落さ
せるだけで受信ＰＣＭ倍号金端局装置のクロック及びフ
レーム位相に同期化させる機能ｋＶするバッファ回路を
提供すること９− にある。
及びフレーム位相とが非同期の場合でもフレーム構成を
乱すことなく、１フレ一ム分の受信ＰＣＭ債号？欠落さ
せるだけで受信ＰＣＭ倍号金端局装置のクロック及びフ
レーム位相に同期化させる機能ｋＶするバッファ回路を
提供すること９− にある。
本発明のバッファ回路は、受信ＰＣＭ信号にマーカ信号
全各フレームごとに挿入するデータ選択回路と、前記マ
ーカ信号の挿入された受信ＰＣＭ信号′ｆｒ、！込制御
回路からの書込クロックによって書き込み読出制御回路
からの続出クロツタによって曹゛き込んだ順に読み出す
ことのできるＦＩＦＯメモリ回路と、読み出された前記
マーカ信号の位相と前記読出制御回路のフレーム位相と
全比較し読み出されたＰＣＭＪ号全前記フレーム位相に
同期化させる回路とから成るバッファ回路において、前
記マーカ信号のタイムスロットに挿入する数値列上発生
させるカウンタと、前記ＦＩＦＯメモリ回路の出刃にお
いて抽出された数値列と前記カウンタの数値列と全比較
して前記ＦＩＦＯメモリ回路會オーバフローやアンダー
スローさせずしかも前記受信ＰＣＭ信号のフレーム構成
全乱さないように前記ＦＩＦＯメモリ回路の誉き込みと
読み出し全制御する制御手段と、それにょ多発生する受
信ＰＣＭ信号の不足分全補正するメモリ回路と全１０− 備えることによって構成される。
全各フレームごとに挿入するデータ選択回路と、前記マ
ーカ信号の挿入された受信ＰＣＭ信号′ｆｒ、！込制御
回路からの書込クロックによって書き込み読出制御回路
からの続出クロツタによって曹゛き込んだ順に読み出す
ことのできるＦＩＦＯメモリ回路と、読み出された前記
マーカ信号の位相と前記読出制御回路のフレーム位相と
全比較し読み出されたＰＣＭＪ号全前記フレーム位相に
同期化させる回路とから成るバッファ回路において、前
記マーカ信号のタイムスロットに挿入する数値列上発生
させるカウンタと、前記ＦＩＦＯメモリ回路の出刃にお
いて抽出された数値列と前記カウンタの数値列と全比較
して前記ＦＩＦＯメモリ回路會オーバフローやアンダー
スローさせずしかも前記受信ＰＣＭ信号のフレーム構成
全乱さないように前記ＦＩＦＯメモリ回路の誉き込みと
読み出し全制御する制御手段と、それにょ多発生する受
信ＰＣＭ信号の不足分全補正するメモリ回路と全１０− 備えることによって構成される。
次に本発明によるバッファ回路について実施例會挙げ、
図面全参照して詳細に説明する。
図面全参照して詳細に説明する。
第３図は本発明によるバッファ回路の一実施例のブロッ
ク図である。第３図において、第１図と同一の記号で示
した部分は、それぞれ同じ構成および機能を有するもの
としてその説明全省略する。
ク図である。第３図において、第１図と同一の記号で示
した部分は、それぞれ同じ構成および機能を有するもの
としてその説明全省略する。
第４図および第５図は第３図の実施例の説明に必要なタ
イムチャートを示す。第３図において、カウンタ１０は
、受便ＰＣＭ倍号１００にフレーム同期した書込制御回
路１１からのフレームパルス２００によＦ）、Ｍｇ線２
０１に数値列全送出するカウンタである。送出てれた数
値列はデータ選択器１３１２によって受信ＰＣＭ＠号１
００に挿入され、ＦＩＦＯメモリ２に簀き込まれる。こ
の数値列はマーカ信号１０２ と同時に書き込まれ、Ｆ
ＩＦＯメモリ２の出力側のデータレジスタ１５によって
読み出される。読み出され几数値列２０４ と誓き込ま
れた数値列２０１との引算が比較回路１６で行われる。
イムチャートを示す。第３図において、カウンタ１０は
、受便ＰＣＭ倍号１００にフレーム同期した書込制御回
路１１からのフレームパルス２００によＦ）、Ｍｇ線２
０１に数値列全送出するカウンタである。送出てれた数
値列はデータ選択器１３１２によって受信ＰＣＭ＠号１
００に挿入され、ＦＩＦＯメモリ２に簀き込まれる。こ
の数値列はマーカ信号１０２ と同時に書き込まれ、Ｆ
ＩＦＯメモリ２の出力側のデータレジスタ１５によって
読み出される。読み出され几数値列２０４ と誓き込ま
れた数値列２０１との引算が比較回路１６で行われる。
誓き込まれる数値と読み出された数値の差が大きくなる
ということは、ＦＩＦＯメモリ２に書き込まれているデ
ータの数が多くなってオーバフローする危険性があるこ
とを示すから、その数値の差がある値にまで大きくなる
と、比較回路１６は信号線２０６にｔｔＱｊｉ送出して
カウンタ１０のカウント全停止させる。同時に、ＰＩＦ
Ｏメモリ２の！−キ込みｋｌフレーム分停止させる信号
が信号線２０７，２０２に送出され、ＦＩＦＯメモリ２
に誉き込まれたデータ数全減少させ（ＦＩＦＯメモリ２
にはｌフレーム分以上のデータが書き込めるようになっ
ている。）再びＭ、 Ｗ 、 。
ということは、ＦＩＦＯメモリ２に書き込まれているデ
ータの数が多くなってオーバフローする危険性があるこ
とを示すから、その数値の差がある値にまで大きくなる
と、比較回路１６は信号線２０６にｔｔＱｊｉ送出して
カウンタ１０のカウント全停止させる。同時に、ＰＩＦ
Ｏメモリ２の！−キ込みｋｌフレーム分停止させる信号
が信号線２０７，２０２に送出され、ＦＩＦＯメモリ２
に誉き込まれたデータ数全減少させ（ＦＩＦＯメモリ２
にはｌフレーム分以上のデータが書き込めるようになっ
ている。）再びＭ、 Ｗ 、 。
・・・・・・、Ｗ２４の順に蕾き込みを再開させること
によってオーバフローを防ぐことができる。この動作は
書込速度が読出速度より速い場合に生ずる。なお、書込
制御回路１１から送出される信号２０８Ｉ２０９によシ
フリップフロップ（Ｆ、Ｆと略記）１７．１８が動作し
、カウンタ１０ｔ″停止させるパルス２０７及び２ｉｆ
＠込み全停止させるパルス２０２が得られる。逆に、Ｖ
＠込まれる数値と読み出される数値の差が小さくなると
いうことは、ＦＩＦＯメモリ２に書き込まれているデー
タ数が少なくなシアンダーツローする危険性があること
を示すから、信号線２０１と２０４の数値差がおる値に
まで小さくなると信号線２０５にＶ″Ｏ１ｔｂ と同時に、ＦＩＦＯメモリ２の読み出しｔ−１フレ一ム
分停止させる信号が信号線２１０，２０３に送出され、
ＦＩＦＯメモリ２にデータを蓄積させ、再びＭ、Ｗｌ、
・・・Ｗ２４．Ｗ２４．Ｗ２４の順で読み出し全再開さ
せてアンダーフローになることを防ぐことができる。こ
の動作は書込速度が読出速度よシ遅い場合に生ずる。な
お、データレジスタ１５は、端局装置のクロック及びフ
レーム位相に同期し几読出制御回路１９から送出される
信号２１１によって動作するＦ、Ｆ２０の出力２１０と
信号線２１３の論理積ｔとったＡＮＤゲート２２の出刃
信号２１４によって動作し、Ｆ、Ｆ２１は信号線２１２
によって動作してＦＩＦＯメモリ２の読み出し全停止さ
せるパルス２０３を送出すると同時にメモリ回路２３を
動作させる。メモリ回路−・↓３− ２３は通常はデータ１そのまま通過させるが、信号線２
１３よりＦＩＦＯメモリ２の読出停止パルスが送出式れ
ると、１フレ一ム分の同じデータが繰シ返し信号線２１
５に送出される。
によってオーバフローを防ぐことができる。この動作は
書込速度が読出速度より速い場合に生ずる。なお、書込
制御回路１１から送出される信号２０８Ｉ２０９によシ
フリップフロップ（Ｆ、Ｆと略記）１７．１８が動作し
、カウンタ１０ｔ″停止させるパルス２０７及び２ｉｆ
＠込み全停止させるパルス２０２が得られる。逆に、Ｖ
＠込まれる数値と読み出される数値の差が小さくなると
いうことは、ＦＩＦＯメモリ２に書き込まれているデー
タ数が少なくなシアンダーツローする危険性があること
を示すから、信号線２０１と２０４の数値差がおる値に
まで小さくなると信号線２０５にＶ″Ｏ１ｔｂ と同時に、ＦＩＦＯメモリ２の読み出しｔ−１フレ一ム
分停止させる信号が信号線２１０，２０３に送出され、
ＦＩＦＯメモリ２にデータを蓄積させ、再びＭ、Ｗｌ、
・・・Ｗ２４．Ｗ２４．Ｗ２４の順で読み出し全再開さ
せてアンダーフローになることを防ぐことができる。こ
の動作は書込速度が読出速度よシ遅い場合に生ずる。な
お、データレジスタ１５は、端局装置のクロック及びフ
レーム位相に同期し几読出制御回路１９から送出される
信号２１１によって動作するＦ、Ｆ２０の出力２１０と
信号線２１３の論理積ｔとったＡＮＤゲート２２の出刃
信号２１４によって動作し、Ｆ、Ｆ２１は信号線２１２
によって動作してＦＩＦＯメモリ２の読み出し全停止さ
せるパルス２０３を送出すると同時にメモリ回路２３を
動作させる。メモリ回路−・↓３− ２３は通常はデータ１そのまま通過させるが、信号線２
１３よりＦＩＦＯメモリ２の読出停止パルスが送出式れ
ると、１フレ一ム分の同じデータが繰シ返し信号線２１
５に送出される。
前記動作を第４図および第５図のタイムチャートを用い
て説明する。第４図はＦＩＦＯメモリ２の書込速度が読
出速度よシも速い場合の動作例を示す。まず、第４図（
１）の受ｆｉＰｃＭｉ号１００に第４図（２）の数値列
２０１ ｔ−挿入して第４図（３）の信号１０３が得ら
れる。ＦＩＦＯメモリ２の読み出し側の信号１０６は第
４図（４）で示され、データレジスタ１５によって第４
図（５）の数値列が抽出される。ｌ＠４図（２）と（５
）の差をとると第４図（６）の様になる。その差が３に
なったときに比較回ｗ！ｒ１６から信号線２０６に”Ｏ
ｌが送出されるとすると、その信号を第４図（７）のパ
ルス列２０８で打ち直して第４図（８）のパルス２０７
が得られる。このパルスでカウンタ１００カウントが停
止して第２図（２）のように数値１０が２度続き、第４
図（９）の書込停止パルス２０２によって第４図（３）
の１フレーム（Ｆ１ａ）１４− 分のデータがＦＩＦＯメモリ２に書き込まれない。
て説明する。第４図はＦＩＦＯメモリ２の書込速度が読
出速度よシも速い場合の動作例を示す。まず、第４図（
１）の受ｆｉＰｃＭｉ号１００に第４図（２）の数値列
２０１ ｔ−挿入して第４図（３）の信号１０３が得ら
れる。ＦＩＦＯメモリ２の読み出し側の信号１０６は第
４図（４）で示され、データレジスタ１５によって第４
図（５）の数値列が抽出される。ｌ＠４図（２）と（５
）の差をとると第４図（６）の様になる。その差が３に
なったときに比較回ｗ！ｒ１６から信号線２０６に”Ｏ
ｌが送出されるとすると、その信号を第４図（７）のパ
ルス列２０８で打ち直して第４図（８）のパルス２０７
が得られる。このパルスでカウンタ１００カウントが停
止して第２図（２）のように数値１０が２度続き、第４
図（９）の書込停止パルス２０２によって第４図（３）
の１フレーム（Ｆ１ａ）１４− 分のデータがＦＩＦＯメモリ２に書き込まれない。
従って、ＦＩＦＯメモリ２の出力側の信号１０６゜１．
０８，２１５は第４図（１０）のよりな１フレーム（Ｆ
１ａ）のみが欠落した信号となる。第５図はＦ’ＩＦＯ
メモリ２の書込速度が読出速度よシも遅い場合の動作例
？示す。まず、第５図（１）の受信ＰＣＭ傷号１００に
第５図（２）の数値列２０１を挿入して第５図（３）の
信号１０３が得られる。ＦＩＦＯメモリ２の読み出し側
の信号１０６は第５図ζ４）で示され、データレジスタ
１５によって第５図（５）の数値列が抽出される。第５
図（２）と（５）の差をとると第５図（６）の様になる
。その差がＯになった時に比較回路１６から信号線２０
５に１ＯＮが送出されるとすると、その備考？第５図（
７）のパルス列２０８で打ち直すと第５図（８）のパル
ス２１０が得られる。
０８，２１５は第４図（１０）のよりな１フレーム（Ｆ
１ａ）のみが欠落した信号となる。第５図はＦ’ＩＦＯ
メモリ２の書込速度が読出速度よシも遅い場合の動作例
？示す。まず、第５図（１）の受信ＰＣＭ傷号１００に
第５図（２）の数値列２０１を挿入して第５図（３）の
信号１０３が得られる。ＦＩＦＯメモリ２の読み出し側
の信号１０６は第５図ζ４）で示され、データレジスタ
１５によって第５図（５）の数値列が抽出される。第５
図（２）と（５）の差をとると第５図（６）の様になる
。その差がＯになった時に比較回路１６から信号線２０
５に１ＯＮが送出されるとすると、その備考？第５図（
７）のパルス列２０８で打ち直すと第５図（８）のパル
ス２１０が得られる。
コノパルスでデータレジスタ１５の動作が停止して第５
図（５）のように数値７が２度続き、第５図（９）の読
出停止パルス２０３によって第５図（４）のＦ９とＦＩ
Ｇとの間に１フレ一ム分の空白が生ずる。従って、Ｍ号
線１０８には第５図（１０）の信号炉得られ、信号線２
１５にはメモリ回路２３において空白のタイムスロット
にＦ９の１フレ一ム分のデータが挿入された第５図（１
１）のような信号が送出される。
図（５）のように数値７が２度続き、第５図（９）の読
出停止パルス２０３によって第５図（４）のＦ９とＦＩ
Ｇとの間に１フレ一ム分の空白が生ずる。従って、Ｍ号
線１０８には第５図（１０）の信号炉得られ、信号線２
１５にはメモリ回路２３において空白のタイムスロット
にＦ９の１フレ一ム分のデータが挿入された第５図（１
１）のような信号が送出される。
以上の説明によシ明らかなように、本発明によれば、受
信ＰＣＭ信号を端局装置のクロック及びフレーム位相に
同期化させるバッファ回路において、受信ＰＣＭ信号と
端局装置のフレームクロックが非同期の場合にも、誤り
のあるフレームを生じたり受信ＰＣＭ信号を数フレーム
も欠落させる受ｌＰｃＭｉ号を復号化し几ときの波形の
歪音最小限にすることができるという大きな効果が得ら
れる。
信ＰＣＭ信号を端局装置のクロック及びフレーム位相に
同期化させるバッファ回路において、受信ＰＣＭ信号と
端局装置のフレームクロックが非同期の場合にも、誤り
のあるフレームを生じたり受信ＰＣＭ信号を数フレーム
も欠落させる受ｌＰｃＭｉ号を復号化し几ときの波形の
歪音最小限にすることができるという大きな効果が得ら
れる。
第１図は従来のバッファ回路を示すブロック図、第２図
は従来のバッファ回路の回路動作全説明するためのタイ
ムチャート、第３図は本発明の一実施例のブロック図、
第４図および第５図は第３図の実施例の回路動作全説明
するためのタイムチャートである。 ｌ、１２・・・・・・データ選択回路、２・・・・・・
ＦＩＦＯメモリ署箱、３，１１・・・・・・書込制御回
路、 ４．１９・・・・・・読出制御回路、５．１５
・・・・・・データレジスタ、６・・・・・・マーカ検
出回路、７．１０・・・・・・カウンタ、箱≠１３．
１４． ２２・・・・・・ＡＮＤゲート、１６・・・１
７− を １ 回 ） ／／／ 芽９ 圀
は従来のバッファ回路の回路動作全説明するためのタイ
ムチャート、第３図は本発明の一実施例のブロック図、
第４図および第５図は第３図の実施例の回路動作全説明
するためのタイムチャートである。 ｌ、１２・・・・・・データ選択回路、２・・・・・・
ＦＩＦＯメモリ署箱、３，１１・・・・・・書込制御回
路、 ４．１９・・・・・・読出制御回路、５．１５
・・・・・・データレジスタ、６・・・・・・マーカ検
出回路、７．１０・・・・・・カウンタ、箱≠１３．
１４． ２２・・・・・・ＡＮＤゲート、１６・・・１
７− を １ 回 ） ／／／ 芽９ 圀
Claims (1)
- 受信ＰＣＭ９（号にマーカ信号全容フレームごとに挿入
するデータ選択回路と、前記マーカ信号の挿入された受
ｇ！ｌＰＣＭ＠号を書込制御回路からの書込クロックに
よって書き込み読出制御回路からの読出クロックによっ
てＶ１！込んだ順に読み出すことのできる書込順読出非
同期メモリ回路と、読み出された前記マーカ信号の位相
と前記続出制御回路のフレーム位相とｔ比較し読み出さ
れ７ｊＰＣＭｇ１号を前記フレーム位相に同期化させる
回路とから成るバッファ回路において、前記マーカ信号
のタイムスロットに挿入する数値列全発生するカウンタ
と、前記書込順読出非同期メモリ回路の出刃において前
記マーカ信号から抽出した数値列と前記カウンタの数値
列とを比較して前記書込順読出非同期メモリ回路會オー
バフローやアンダーフローさせずしかも前記受信ＰＣＭ
６号のフレーム構成を乱さないように前記書込順読出非
同期メモリ回路の誉き込みと読み出しを制御する％ｔ制
御手段と、それによシ発生する受領ＰＣＭ信号の不足分
を補正するメモリ回路と金備えたことを特徴とするバッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098871A JPS59224943A (ja) | 1983-06-03 | 1983-06-03 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098871A JPS59224943A (ja) | 1983-06-03 | 1983-06-03 | バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224943A true JPS59224943A (ja) | 1984-12-17 |
| JPH0144062B2 JPH0144062B2 (ja) | 1989-09-25 |
Family
ID=14231243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098871A Granted JPS59224943A (ja) | 1983-06-03 | 1983-06-03 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220450A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | バツフアメモリ制御方式 |
| JPH02141043A (ja) * | 1988-11-21 | 1990-05-30 | Yokogawa Electric Corp | 信号中継装置 |
| JP2011130171A (ja) * | 2009-12-17 | 2011-06-30 | Kenwood Corp | 無線通信装置及び無線通信方法 |
-
1983
- 1983-06-03 JP JP58098871A patent/JPS59224943A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220450A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | バツフアメモリ制御方式 |
| JPH02141043A (ja) * | 1988-11-21 | 1990-05-30 | Yokogawa Electric Corp | 信号中継装置 |
| JP2011130171A (ja) * | 2009-12-17 | 2011-06-30 | Kenwood Corp | 無線通信装置及び無線通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0144062B2 (ja) | 1989-09-25 |
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