JP2616383B2 - ポインタ付け替え回路 - Google Patents
ポインタ付け替え回路Info
- Publication number
- JP2616383B2 JP2616383B2 JP5143320A JP14332093A JP2616383B2 JP 2616383 B2 JP2616383 B2 JP 2616383B2 JP 5143320 A JP5143320 A JP 5143320A JP 14332093 A JP14332093 A JP 14332093A JP 2616383 B2 JP2616383 B2 JP 2616383B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- pointer
- retiming
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフレームに被多重データ
信号を多重する場合に、そのデータ信号の先頭位置をポ
インタ（数値）によって示す同期多重化方式に関し、特
に伝送路フレームから装置内フレームに乗せ換える場合
のポインタ付け替え回路に関する。
信号を多重する場合に、そのデータ信号の先頭位置をポ
インタ（数値）によって示す同期多重化方式に関し、特
に伝送路フレームから装置内フレームに乗せ換える場合
のポインタ付け替え回路に関する。
【０００２】
【従来の技術】従来の技術について図面を参照して説明
する。
する。
【０００３】図４は従来回路の一例を示す図、図５は図
４の回路の動作を説明するためのタイミング図である。
４の回路の動作を説明するためのタイミング図である。
【０００４】フレームカウンタ１は、入力フレームパル
ス信号１０２およびクロック信号１０３により伝送路側
のフレームをカウントし、カウント信号１０６を出力す
る。カウンタ１からのカウント信号１０６により、デコ
ーダ回路２では入力データ信号１０１中のポインタの位
置に対するパルス信号１０７を出力する（ここではカウ
ント値ｎ＋１）。デコーダ回路２からの出力信号１０７
によりデータ信号１０１をリタイミング回路３でリタイ
ミングするとポインタ値１０８が得られ、一致検出回路
４においてフレームカウンタ１のカウント値と一致した
信号１０９がデータ信号１０１中のデータ先頭位置を示
す信号となる。
ス信号１０２およびクロック信号１０３により伝送路側
のフレームをカウントし、カウント信号１０６を出力す
る。カウンタ１からのカウント信号１０６により、デコ
ーダ回路２では入力データ信号１０１中のポインタの位
置に対するパルス信号１０７を出力する（ここではカウ
ント値ｎ＋１）。デコーダ回路２からの出力信号１０７
によりデータ信号１０１をリタイミング回路３でリタイ
ミングするとポインタ値１０８が得られ、一致検出回路
４においてフレームカウンタ１のカウント値と一致した
信号１０９がデータ信号１０１中のデータ先頭位置を示
す信号となる。
【０００５】一時記憶回路５では、データ信号１０１お
よび先頭データ位置信号１０９を伝送路のクロック信号
１０３により書き込み、装置内クロック信号１０５によ
って読み出す。
よび先頭データ位置信号１０９を伝送路のクロック信号
１０３により書き込み、装置内クロック信号１０５によ
って読み出す。
【０００６】第２のフレームカウンタ６では、入力した
装置内フレームパルス信号１０４および装置内クロック
信号１０５により、装置内側のフレームをカウントし、
カウント値１１２を出力する。また第２のデコーダ回路
７では装置内フレーム中のポインタ挿入位置を示すパル
ス信号１１３を作成し出力する。
装置内フレームパルス信号１０４および装置内クロック
信号１０５により、装置内側のフレームをカウントし、
カウント値１１２を出力する。また第２のデコーダ回路
７では装置内フレーム中のポインタ挿入位置を示すパル
ス信号１１３を作成し出力する。
【０００７】一時記憶回路５から読み出された先頭デー
タ指示信号１１１により、リタイミング回路８はフレー
ムカウンタ６のカウント値をラッチし、カウント値１１
２が装置内のポインタ値１２３を示し、ポインタ値挿入
回路１２にて一時記憶回路５からの読み出しデータ信号
１１０に多重して出力１２６として出力する。
タ指示信号１１１により、リタイミング回路８はフレー
ムカウンタ６のカウント値をラッチし、カウント値１１
２が装置内のポインタ値１２３を示し、ポインタ値挿入
回路１２にて一時記憶回路５からの読み出しデータ信号
１１０に多重して出力１２６として出力する。
【０００８】また、装置内のポインタの更新には保護が
設けてあり、ポインタ値が更新された場合以後の３フレ
ームについてはポインタ値は更新されない。このため随
時リタイミング回路９によって前フレームのポインタ値
１２４を保持し、不一致検出回路１０によって不一致が
検出された場合、不一致検出信号１２５を出力し、ポイ
ンタ値更新禁止信号発生回路１１によりポインタ値の更
新を禁止する信号１２１を発生し、ポインタ値の更新が
とまる仕組みになっている。
設けてあり、ポインタ値が更新された場合以後の３フレ
ームについてはポインタ値は更新されない。このため随
時リタイミング回路９によって前フレームのポインタ値
１２４を保持し、不一致検出回路１０によって不一致が
検出された場合、不一致検出信号１２５を出力し、ポイ
ンタ値更新禁止信号発生回路１１によりポインタ値の更
新を禁止する信号１２１を発生し、ポインタ値の更新が
とまる仕組みになっている。
【０００９】
【発明が解決しようとする課題】上述した従来のポイン
タ付け替え回路では、ポインタの更新を伝送路側で作成
した先頭データ指示信号によるため、伝送路の受信デー
タ信号のポインタ値が４フレーム毎に変化した場合、装
置内側のポインタ値の更新が遅れる場合がある。その様
子を示した図が図３である。ここでは例として伝送路か
らの受信ポインタがａ，ｂ，ｃと変化した場合の動作を
示してある。ここでａ′，ｂ′，ｃ′は伝送路のポイン
タａ，ｂ，ｃに対する装置内のポインタ値である。図中
Ａで示すように、装置内ポインタの位置間に先頭データ
指示パルス信号が発生しない場合、装置内のポインタ値
更新が遅れる場合がある（図中Ｂに示す通り、ｃ′に更
新されるのは信号１２１が次に“Ｌ”レベルとなる場合
である）。
タ付け替え回路では、ポインタの更新を伝送路側で作成
した先頭データ指示信号によるため、伝送路の受信デー
タ信号のポインタ値が４フレーム毎に変化した場合、装
置内側のポインタ値の更新が遅れる場合がある。その様
子を示した図が図３である。ここでは例として伝送路か
らの受信ポインタがａ，ｂ，ｃと変化した場合の動作を
示してある。ここでａ′，ｂ′，ｃ′は伝送路のポイン
タａ，ｂ，ｃに対する装置内のポインタ値である。図中
Ａで示すように、装置内ポインタの位置間に先頭データ
指示パルス信号が発生しない場合、装置内のポインタ値
更新が遅れる場合がある（図中Ｂに示す通り、ｃ′に更
新されるのは信号１２１が次に“Ｌ”レベルとなる場合
である）。
【００１０】このように従来のポインタ付け替え回路で
は、伝送路のフレーム位相によって装置内側も動作して
おり、付け替え後のポインタ値において即更新が不可能
な場合が発生した。
は、伝送路のフレーム位相によって装置内側も動作して
おり、付け替え後のポインタ値において即更新が不可能
な場合が発生した。
【００１１】本発明の目的は、ポインタを付け替える際
の新旧ポインタ値の比較において旧ポインタのリタイミ
ング信号を装置内のポインタ位置指示信号を使用するこ
とにより、即更新することが可能となりその分無効デー
タ信号を削減できるポインタ付け替え回路を提供するこ
とにある。
の新旧ポインタ値の比較において旧ポインタのリタイミ
ング信号を装置内のポインタ位置指示信号を使用するこ
とにより、即更新することが可能となりその分無効デー
タ信号を削減できるポインタ付け替え回路を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、 伝送路データ信号のフレームの先頭を示
すフレーム同期信号およびクロック信号を入力しフレー
ムをカウントする第１のフレームカウンタと、 前記第１
のフレームカウンタからのカウント値から伝送路データ
信号中のポインタ挿入位置を示すパルス信号を出力する
第１のデコーダ回路と、 前記第１のデコーダ回路からの
信号により入力されたデータ信号中からポインタ値を取
り出すための第１のリタイミング回路と、 前記第１のフ
レームカウンタからのカウント値と前記第１のリタイミ
ング回路からのポインタ値との一致を検出し一致パルス
信号を発生する一致検出回路と、入力データ信号と前記
一致検出回路からの出力信号を伝送路クロックのタイミ
ングで書き込み装置内クロックのタイミングにて読み出
す一時記憶回路と、 装置内フレームの先頭を示すフレー
ム同期信号と装置内クロック信号を入力し装置内フレー
ムをカウントする第２のフレームカウンタと、 前記一時
記憶回路からの一致検出パルス信号により前記第２のフ
レームカウンタからのカウント値をラッチする第２のリ
タイミング回路と、前記第２のフレームカウンタから装
置内フレームのポインタ挿入位置を示すパルス信号を作
成する第２のデコーダ回路と、ポインタ値更新禁止信号
発生回路からの禁止信号が発生されていない場合、前記
第２のデコーダ回路のタイミングによって第２のリタイ
ミング回路からの出力をリタイミングする第３のリタイ
ミング回路と、前記第２，第３のリタイミング回路の出
力値が一致していない場合、不一致パルスを出力する不
一致検出回路と、前記不一致検出回路からの不一致検出
信号を前記第２のデコーダ回路からの出力信号にてラッ
チする第４のリタイミング回路と、前記第２のデコーダ
回路からの出力信号により前記不一致検出回路からの不
一致検出信号が発生した場合、３フレーム間ポインタ値
の更新を禁止させるための信号を作成するポインタ値更
新禁止信号発生回路と、前記一時記憶回路からのデータ
信号に前記第３のリタイミング回路からの出力値を前記
第２のデコーダ回路からの出力信号のタイミングにて挿
入するポインタ挿入回路と、を設けたものである。
に、本発明は、 伝送路データ信号のフレームの先頭を示
すフレーム同期信号およびクロック信号を入力しフレー
ムをカウントする第１のフレームカウンタと、 前記第１
のフレームカウンタからのカウント値から伝送路データ
信号中のポインタ挿入位置を示すパルス信号を出力する
第１のデコーダ回路と、 前記第１のデコーダ回路からの
信号により入力されたデータ信号中からポインタ値を取
り出すための第１のリタイミング回路と、 前記第１のフ
レームカウンタからのカウント値と前記第１のリタイミ
ング回路からのポインタ値との一致を検出し一致パルス
信号を発生する一致検出回路と、入力データ信号と前記
一致検出回路からの出力信号を伝送路クロックのタイミ
ングで書き込み装置内クロックのタイミングにて読み出
す一時記憶回路と、 装置内フレームの先頭を示すフレー
ム同期信号と装置内クロック信号を入力し装置内フレー
ムをカウントする第２のフレームカウンタと、 前記一時
記憶回路からの一致検出パルス信号により前記第２のフ
レームカウンタからのカウント値をラッチする第２のリ
タイミング回路と、前記第２のフレームカウンタから装
置内フレームのポインタ挿入位置を示すパルス信号を作
成する第２のデコーダ回路と、ポインタ値更新禁止信号
発生回路からの禁止信号が発生されていない場合、前記
第２のデコーダ回路のタイミングによって第２のリタイ
ミング回路からの出力をリタイミングする第３のリタイ
ミング回路と、前記第２，第３のリタイミング回路の出
力値が一致していない場合、不一致パルスを出力する不
一致検出回路と、前記不一致検出回路からの不一致検出
信号を前記第２のデコーダ回路からの出力信号にてラッ
チする第４のリタイミング回路と、前記第２のデコーダ
回路からの出力信号により前記不一致検出回路からの不
一致検出信号が発生した場合、３フレーム間ポインタ値
の更新を禁止させるための信号を作成するポインタ値更
新禁止信号発生回路と、前記一時記憶回路からのデータ
信号に前記第３のリタイミング回路からの出力値を前記
第２のデコーダ回路からの出力信号のタイミングにて挿
入するポインタ挿入回路と、を設けたものである。
【００１３】
【実施例】図１に、本発明の一実施例を示す。このポイ
ンタ付け替え回路は、伝送路データ信号のフレームの先
頭を示すフレーム同期信号およびクロック信号を入力し
フレームをカウントする第１のフレームカウンタ１と、
第１のフレームカウンタ１からのカウント値から伝送路
データ信号中のポインタ挿入位置を示すパルス信号を出
力する第１のデコーダ回路２と、デコーダ回路２からの
信号により入力されたデータ信号中からポインタ値を取
り出すための第１のリタイミング回路３と、第１のフレ
ームカウンタ１からのカウント値と第１のリタイミング
回路３からのポインタ値との一致を検出し一致パルス信
号を発生する一致検出回路４と、入力データ信号と一致
検出回路４からの出力信号を伝送路クロックのタイミン
グで書き込み装置内クロックのタイミングにて読み出す
一時記憶回路５と、装置内フレームの先頭を示すフレー
ム同期信号と装置内クロック信号を入力し装置内フレー
ムをカウントする第２のフレームカウンタ６と、一時記
憶回路５からの一致検出パルス信号により第２のフレー
ムカウンタ６からのカウント値をラッチする第２のリタ
イミング回路８と、第２のフレームカウンタ６から装置
内フレームのポインタ挿入位置を示すパルス信号を作成
する第２のデコーダ回路７と、ポインタ値更新禁止信号
発生回路１１からの禁止信号が発生されていない場合第
２のデコーダ回路７のタイミングによって第２のリタイ
ミング回路８からの出力をリタイミングする第３のリタ
イミング回路９と、第２，第３のリタイミング回路８，
９の出力値が一致していない場合不一致パルスを出力す
る不一致検出回路１０と、不一致検出回路１０からの不
一致検出信号を第２のデコーダ回路７からの出力信号に
てラッチする第４のリタイミング回路１３と、第２のデ
コーダ回路７からの出力信号により不一致検出回路１０
からの不一致検出信号が発生した場合３フレーム間ポイ
ンタ値の更新を禁止させるための信号を作成するポイン
タ値更新禁止信号発生回路１１と、一時記憶回路５から
のデータ信号に第３のリタイミング回路９からの出力値
を第２のデコーダ回路７からの出力信号のタイミングに
て挿入するポインタ値挿入回路１２を有している。
ンタ付け替え回路は、伝送路データ信号のフレームの先
頭を示すフレーム同期信号およびクロック信号を入力し
フレームをカウントする第１のフレームカウンタ１と、
第１のフレームカウンタ１からのカウント値から伝送路
データ信号中のポインタ挿入位置を示すパルス信号を出
力する第１のデコーダ回路２と、デコーダ回路２からの
信号により入力されたデータ信号中からポインタ値を取
り出すための第１のリタイミング回路３と、第１のフレ
ームカウンタ１からのカウント値と第１のリタイミング
回路３からのポインタ値との一致を検出し一致パルス信
号を発生する一致検出回路４と、入力データ信号と一致
検出回路４からの出力信号を伝送路クロックのタイミン
グで書き込み装置内クロックのタイミングにて読み出す
一時記憶回路５と、装置内フレームの先頭を示すフレー
ム同期信号と装置内クロック信号を入力し装置内フレー
ムをカウントする第２のフレームカウンタ６と、一時記
憶回路５からの一致検出パルス信号により第２のフレー
ムカウンタ６からのカウント値をラッチする第２のリタ
イミング回路８と、第２のフレームカウンタ６から装置
内フレームのポインタ挿入位置を示すパルス信号を作成
する第２のデコーダ回路７と、ポインタ値更新禁止信号
発生回路１１からの禁止信号が発生されていない場合第
２のデコーダ回路７のタイミングによって第２のリタイ
ミング回路８からの出力をリタイミングする第３のリタ
イミング回路９と、第２，第３のリタイミング回路８，
９の出力値が一致していない場合不一致パルスを出力す
る不一致検出回路１０と、不一致検出回路１０からの不
一致検出信号を第２のデコーダ回路７からの出力信号に
てラッチする第４のリタイミング回路１３と、第２のデ
コーダ回路７からの出力信号により不一致検出回路１０
からの不一致検出信号が発生した場合３フレーム間ポイ
ンタ値の更新を禁止させるための信号を作成するポイン
タ値更新禁止信号発生回路１１と、一時記憶回路５から
のデータ信号に第３のリタイミング回路９からの出力値
を第２のデコーダ回路７からの出力信号のタイミングに
て挿入するポインタ値挿入回路１２を有している。
【００１４】以下、本実施例の動作を、図２のタイミン
グ図を参照して説明する。
グ図を参照して説明する。
【００１５】装置内フレームカウンタ６のカウント値を
一時記憶回路５からの先頭データ指示信号１１１により
リタイミング回路８にてリタイミングされるが、そのま
まデータ出力信号１１０に多重せず、デコーダ回路７か
らのポインタ挿入位置指示信号１１３にてリタイミング
回路１３において再度リタイミングした値を装置内ポイ
ンタとしてデータ信号１１０に多重して出力する。
一時記憶回路５からの先頭データ指示信号１１１により
リタイミング回路８にてリタイミングされるが、そのま
まデータ出力信号１１０に多重せず、デコーダ回路７か
らのポインタ挿入位置指示信号１１３にてリタイミング
回路１３において再度リタイミングした値を装置内ポイ
ンタとしてデータ信号１１０に多重して出力する。
【００１６】ポインタの更新情報はリタイミング回路
８，９の出力同士を比較し、更新された場合にはリタイ
ミング回路９のデータを保持することにより行い、リタ
イミング回路８では常にポインタ値を更新可能にする。
８，９の出力同士を比較し、更新された場合にはリタイ
ミング回路９のデータを保持することにより行い、リタ
イミング回路８では常にポインタ値を更新可能にする。
【００１７】以上の構成により、図３のＣに示すよう
に、ポインタ値ｃ′への更新を早めることが可能であ
る。
に、ポインタ値ｃ′への更新を早めることが可能であ
る。
【００１８】
【発明の効果】以上説明したように、従来のポインタ付
け替え回路では、伝送路のフレーム位相によって装置内
側も動作しており、付け替え後のポインタ値において即
更新が不可能な場合が発生した。しかし本発明の構成で
は、ポインタを付け替える際の新旧ポインタ値の比較に
おいて旧ポインタのリタイミング信号を装置内のポイン
タ位置指示信号を使用することにより、即更新すること
が可能となり、その分無効データ信号を削減できるとい
う効果がある。
け替え回路では、伝送路のフレーム位相によって装置内
側も動作しており、付け替え後のポインタ値において即
更新が不可能な場合が発生した。しかし本発明の構成で
は、ポインタを付け替える際の新旧ポインタ値の比較に
おいて旧ポインタのリタイミング信号を装置内のポイン
タ位置指示信号を使用することにより、即更新すること
が可能となり、その分無効データ信号を削減できるとい
う効果がある。
【図１】本発明の一実施例を示す図である。
【図２】図１のポインタ付け替え回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図３】従来のポインタ付け替え回路および本発明のポ
インタ付け替え回路のタイミング図である。
インタ付け替え回路のタイミング図である。
【図４】従来のポインタ付け替え回路を示す図である。
【図５】図４のポインタ付け替え回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【符号の説明】 １，６ フレームカウンタ回路 ２，７ デコーダ回路 ３，８，９，１３ リタイミング回路 ４ 一致検出回路 ５ 一時記憶回路 １０ 不一致検出回路 １１ ポインタ値更新禁止信号発生回路 １２ ポインタ値挿入回路
Claims (1)
- 【請求項１】伝送路データ信号のフレームの先頭を示す
フレーム同期信号およびクロック信号を入力しフレーム
をカウントする第１のフレームカウンタと、 前記第１のフレームカウンタからのカウント値から伝送
路データ信号中のポインタ挿入位置を示すパルス信号を
出力する第１のデコーダ回路と、 前記第１のデコーダ回路からの信号により入力されたデ
ータ信号中からポインタ値を取り出すための第１のリタ
イミング回路と、 前記第１のフレームカウンタからのカウント値と前記第
１のリタイミング回路からのポインタ値との一致を検出
し一致パルス信号を発生する一致検出回路と、 入力データ信号と前記一致検出回路からの出力信号を伝
送路クロックのタイミングで書き込み装置内クロックの
タイミングにて読み出す一時記憶回路と、 装置内フレームの先頭を示すフレーム同期信号と装置内
クロック信号を入力し装置内フレームをカウントする第
２のフレームカウンタと、 前記一時記憶回路からの一致検出パルス信号により前記
第２のフレームカウンタからのカウント値をラッチする
第２のリタイミング回路と、 前記第２のフレームカウンタから装置内フレームのポイ
ンタ挿入位置を示すパルス信号を作成する第２のデコー
ダ回路と、 ポインタ値更新禁止信号発生回路からの禁止信号が発生
されていない場合、前記第２のデコーダ回路のタイミン
グによって第２のリタイミング回路からの出力をリタイ
ミングする第３のリタイミング回路と、 前記第２，第３のリタイミング回路の出力値が一致して
いない場合、不一致パルスを出力する不一致検出回路
と、 前記不一致検出回路からの不一致検出信号を前記第２の
デコーダ回路からの出力信号にてラッチする第４のリタ
イミング回路と、 前記第２のデコーダ回路からの出力信号により前記不一
致検出回路からの不一致検出信号が発生した場合、３フ
レーム間ポインタ値の更新を禁止させるための信号を作
成するポインタ値更新禁止信号発生回路と、 前記一時記憶回路からのデータ信号に前記第３のリタイ
ミング回路からの出力値を前記第２のデコーダ回路から
の出力信号のタイミングにて挿入するポインタ挿入回路
と、 を有することを特徴とするポインタ付け替え回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143320A JP2616383B2 (ja) | 1993-06-15 | 1993-06-15 | ポインタ付け替え回路 |
| US08/395,098 US5568488A (en) | 1993-06-15 | 1995-02-27 | Pointer re-setting method and apparatus thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143320A JP2616383B2 (ja) | 1993-06-15 | 1993-06-15 | ポインタ付け替え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750646A JPH0750646A (ja) | 1995-02-21 |
| JP2616383B2 true JP2616383B2 (ja) | 1997-06-04 |
Family
ID=15336047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143320A Expired - Fee Related JP2616383B2 (ja) | 1993-06-15 | 1993-06-15 | ポインタ付け替え回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5568488A (ja) |
| JP (1) | JP2616383B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177495A (ja) * | 1985-02-02 | 1986-08-09 | 片山 泰男 | 信号変換方式 |
| JPH0227829A (ja) * | 1988-07-18 | 1990-01-30 | Mitsubishi Electric Corp | フレーム同期方式の中継装置 |
| JP2874889B2 (ja) * | 1989-04-14 | 1999-03-24 | 株式会社日立製作所 | ポインタ変換によるフレーム位相同期方法およびその回路 |
-
1993
- 1993-06-15 JP JP5143320A patent/JP2616383B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-27 US US08/395,098 patent/US5568488A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750646A (ja) | 1995-02-21 |
| US5568488A (en) | 1996-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1996026451A1 (en) | Bit error measuring instrument | |
| JPH02272925A (ja) | ポインタ変換によるフレーム位相同期方法およびその回路 | |
| JP2008172657A (ja) | 受信装置 | |
| JP2616383B2 (ja) | ポインタ付け替え回路 | |
| JPH0748725B2 (ja) | フレーム同期回路 | |
| JP2616408B2 (ja) | ポインタ付替回路 | |
| JP3156273B2 (ja) | ポインタ処理回路 | |
| JPH0621929A (ja) | 伝送装置および等化回路装置 | |
| JPH08249822A (ja) | シンク検出方法及びシンク検出回路 | |
| JP2861901B2 (ja) | クロック位相同期回路 | |
| JP3338237B2 (ja) | 同期再生回路 | |
| JPH05244111A (ja) | ポインタ乗換制御方式 | |
| JP3454527B2 (ja) | データ長保護装置 | |
| JP3010634B2 (ja) | フレーム同期多重処理方式 | |
| KR940010429B1 (ko) | 동기신호 발생장치 | |
| JP2679607B2 (ja) | ポインタ処理回路 | |
| JPS59224943A (ja) | バツフア回路 | |
| KR0162766B1 (ko) | 선입선출 구조에서의 유효깊이 계산장치 | |
| JP3108328B2 (ja) | 同期再生回路 | |
| KR100228475B1 (ko) | 프레임 데이터 수신장치 | |
| KR100253809B1 (ko) | 싱크패턴 검출기 | |
| JPH05292075A (ja) | デジタル信号記録再生装置の同期信号再生回路 | |
| KR100195081B1 (ko) | 동기신호 처리회로 | |
| KR100239914B1 (ko) | 동기 패턴 추출 방법 및 이를 수행하기 위한 동기 패턴 추출 장치 | |
| JPS63124651A (ja) | 伝送デ−タ保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |