JP2679607B2 - ポインタ処理回路 - Google Patents
ポインタ処理回路Info
- Publication number
- JP2679607B2 JP2679607B2 JP5335570A JP33557093A JP2679607B2 JP 2679607 B2 JP2679607 B2 JP 2679607B2 JP 5335570 A JP5335570 A JP 5335570A JP 33557093 A JP33557093 A JP 33557093A JP 2679607 B2 JP2679607 B2 JP 2679607B2
- Authority
- JP
- Japan
- Prior art keywords
- pointer
- value
- pulse
- counter
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ポインタ処理回路に関
し、特にＡＩＳ（アラーム・インディケーション信号）
状態から正常状態への回復時にＮＤＦ（ニューデータフ
ラグ）を発生するような場合に対するポインタ処理回路
に関する。
し、特にＡＩＳ（アラーム・インディケーション信号）
状態から正常状態への回復時にＮＤＦ（ニューデータフ
ラグ）を発生するような場合に対するポインタ処理回路
に関する。
【０００２】
【従来の技術】従来のポインタ処理回路を図３に示し、
図４に図３に対するタイムチャートを示す。
図４に図３に対するタイムチャートを示す。
【０００３】図３のポインタ処理回路は、入力データ１
０１からポインタを検出／解釈するポインタ解釈部１
と、ポインタ解釈部１からのポインタ１１６を受けてＡ
ＩＳ状態の判定を行い受信ＡＩＳ情報１１７を出力する
ＡＩＳ判定部７と、伝送路クロック１０２をカウントし
てカウント値をポインタオフセット値１１１として出力
するカウンタ２１と、カウンタ２１からのポインタオフ
セット値１１１とポインタ解釈部１からのポインタ値１
１０を比較して一致したときデータ先頭パルス１１２を
出力する一致検出回路３と、データ先頭パルス１１２と
入力データ１０１を伝送路クロック１０２で書き込み、
装置内クロック１０３で読み出すＲＡＭ４と、装置内ク
ロック１０３をカウントしてカウント値をポインタオフ
セット値１１４として出力するカウンタ２２と、カウン
タ２２からのポインタオフセット値１１４をＲＡＭ４か
らの読み出しデータ先頭パルス１１３でラッチしてポイ
ンタ値１０５を出力するフリップフロップ５１と、ポイ
ンタ値１０５をＲＡＭ４からの読み出しデータ先頭パル
ス１１３でラッチしてポインタ値１１５を出力するフリ
ップフロップ５２と、ポインタ値１０５とポインタ値１
１５を比較して不一致のとき暫定ＮＤＦパルス１１８を
出力する不一致検出回路６と、暫定ＮＤＦパルス１１８
と受信ＡＩＳ情報１１７を入力してＮＤＦパルス１１９
を出力するＡＮＤ回路８と、ＮＤＦパルス１１９をカウ
ンタ２２からのタイミングパルス１２０′でリタイミン
グし、ＮＤＦパルス１０６を出力するフリップフロップ
５３とを、有している。
０１からポインタを検出／解釈するポインタ解釈部１
と、ポインタ解釈部１からのポインタ１１６を受けてＡ
ＩＳ状態の判定を行い受信ＡＩＳ情報１１７を出力する
ＡＩＳ判定部７と、伝送路クロック１０２をカウントし
てカウント値をポインタオフセット値１１１として出力
するカウンタ２１と、カウンタ２１からのポインタオフ
セット値１１１とポインタ解釈部１からのポインタ値１
１０を比較して一致したときデータ先頭パルス１１２を
出力する一致検出回路３と、データ先頭パルス１１２と
入力データ１０１を伝送路クロック１０２で書き込み、
装置内クロック１０３で読み出すＲＡＭ４と、装置内ク
ロック１０３をカウントしてカウント値をポインタオフ
セット値１１４として出力するカウンタ２２と、カウン
タ２２からのポインタオフセット値１１４をＲＡＭ４か
らの読み出しデータ先頭パルス１１３でラッチしてポイ
ンタ値１０５を出力するフリップフロップ５１と、ポイ
ンタ値１０５をＲＡＭ４からの読み出しデータ先頭パル
ス１１３でラッチしてポインタ値１１５を出力するフリ
ップフロップ５２と、ポインタ値１０５とポインタ値１
１５を比較して不一致のとき暫定ＮＤＦパルス１１８を
出力する不一致検出回路６と、暫定ＮＤＦパルス１１８
と受信ＡＩＳ情報１１７を入力してＮＤＦパルス１１９
を出力するＡＮＤ回路８と、ＮＤＦパルス１１９をカウ
ンタ２２からのタイミングパルス１２０′でリタイミン
グし、ＮＤＦパルス１０６を出力するフリップフロップ
５３とを、有している。
【０００４】次に、動作を説明する。入力データ１０１
に含まれているポインタ値の最大値は、Ｍ（ただし、Ｍ
はオールビット“１”ではない数である）で、図４には
入力データ１０１がポインタ値として（Ｍ−２）を含ん
でいる場合が示されている。即ち、正常状態では、ポイ
ンタ解釈部１のポインタ値１１０は（Ｍ−２）である。
カウンタ２１は、論理“０”の伝送路ＦＰ（フレームパ
ルス）１０７の立上り時に発生した伝送路クロック１０
２でクリアされ、カウント値１１１として“０”を出力
し、以降ので伝送路クロックでＭまでカウントアップ
し、カウント値１１１として“Ｍ”を出力する。この
際、カウンタ２１が（Ｍ−２）をカウントし、カウント
値１１１として“Ｍ−２”を出力した時に、一致検出回
路３は論理“０”のデータ先頭パルス１１２を出力す
る。なお、図３及び図４において、１０８は伝送路イネ
ーブルを示している。また、図４において、は正常状
態、はＡＩＳ状態、は非データ領域を示している。
に含まれているポインタ値の最大値は、Ｍ（ただし、Ｍ
はオールビット“１”ではない数である）で、図４には
入力データ１０１がポインタ値として（Ｍ−２）を含ん
でいる場合が示されている。即ち、正常状態では、ポイ
ンタ解釈部１のポインタ値１１０は（Ｍ−２）である。
カウンタ２１は、論理“０”の伝送路ＦＰ（フレームパ
ルス）１０７の立上り時に発生した伝送路クロック１０
２でクリアされ、カウント値１１１として“０”を出力
し、以降ので伝送路クロックでＭまでカウントアップ
し、カウント値１１１として“Ｍ”を出力する。この
際、カウンタ２１が（Ｍ−２）をカウントし、カウント
値１１１として“Ｍ−２”を出力した時に、一致検出回
路３は論理“０”のデータ先頭パルス１１２を出力す
る。なお、図３及び図４において、１０８は伝送路イネ
ーブルを示している。また、図４において、は正常状
態、はＡＩＳ状態、は非データ領域を示している。
【０００５】ＮＤＦの検出は、ポインタ値１０５とポイ
ンタ値１１５を不一致検出回路６で比較することで行
う。ＡＩＳ状態時はポインタ解釈部１から出力されるポ
インタ値１１０がオールビット“１”となり、カウンタ
２１は０からＭまでをカウント値１１１としてカウント
するため、一致検出回路３で先頭パルス１１２が作成さ
れないため、ポインタ値１０５はＡＩＳ状態前のポイン
タ値を保持したままである。従ってＡＩＳ状態から正常
状態への回復時にＮＤＦを発生するような場合において
は、ＡＩＳ判定部７によりポインタ１１６からＡＩＳ判
定を行って受信ＡＩＳ情報１１７を判定し、ＡＮＤ回路
８により受信ＡＩＳ情報１１７からＮＤＦパルスを強制
発生していた。
ンタ値１１５を不一致検出回路６で比較することで行
う。ＡＩＳ状態時はポインタ解釈部１から出力されるポ
インタ値１１０がオールビット“１”となり、カウンタ
２１は０からＭまでをカウント値１１１としてカウント
するため、一致検出回路３で先頭パルス１１２が作成さ
れないため、ポインタ値１０５はＡＩＳ状態前のポイン
タ値を保持したままである。従ってＡＩＳ状態から正常
状態への回復時にＮＤＦを発生するような場合において
は、ＡＩＳ判定部７によりポインタ１１６からＡＩＳ判
定を行って受信ＡＩＳ情報１１７を判定し、ＡＮＤ回路
８により受信ＡＩＳ情報１１７からＮＤＦパルスを強制
発生していた。
【０００６】なお、ポインタ、ＡＩＳ、及びＮＤＦにつ
いては、例えば、特開平２−１９３４３０号公報に開示
されている。
いては、例えば、特開平２−１９３４３０号公報に開示
されている。
【０００７】
【発明が解決しようとする課題】この従来のポインタ処
理回路は、ＡＩＳ判定部７によりポインタ１１６からＡ
ＩＳ判定を行って受信ＡＩＳ情報１１７を判定し、ＡＮ
Ｄ回路８により受信ＡＩＳ情報１１７からＮＤＦパルス
を強制発生していたため、回路規模が大きくなるという
問題点があった。
理回路は、ＡＩＳ判定部７によりポインタ１１６からＡ
ＩＳ判定を行って受信ＡＩＳ情報１１７を判定し、ＡＮ
Ｄ回路８により受信ＡＩＳ情報１１７からＮＤＦパルス
を強制発生していたため、回路規模が大きくなるという
問題点があった。
【０００８】本発明の課題は、ＡＩＳ状態から正常状態
への回復時にＮＤＦを発生するような場合において、Ａ
ＩＳ状態から正常状態への回復ポインタ値がＡＩＳ状態
前と同一な場合についても正常回復時のＮＤＦパルスの
発生を従来回路に比べより小さい回路規模で実現するこ
とにある。
への回復時にＮＤＦを発生するような場合において、Ａ
ＩＳ状態から正常状態への回復ポインタ値がＡＩＳ状態
前と同一な場合についても正常回復時のＮＤＦパルスの
発生を従来回路に比べより小さい回路規模で実現するこ
とにある。
【０００９】
【課題を解決するための手段】本発明によれば、入力デ
ータに含まれるポインタにより入力データの伝送路クロ
ックから装置内クロックへの位相乗せ換えを行うポイン
タ処理回路において、入力データからポインタを検出
し、解釈するポインタ解釈部と、伝送路クロックをカウ
ントしてカウント値を第１のポインタオフセット値とし
て出力する第１のカウンタと、この伝送路カウンタから
の第１のポインタオフセット値と前記ポインタ解釈部か
らのポインタ値を比較して一致したときデータ先頭パル
スを出力する一致検出回路と、前記データ先頭パルス及
び入力データが伝送路クロックで書き込まれ、書き込ま
れた内容が装置内クロックで読み出されるＲＡＭと、装
置内クロックをカウントしてカウント値を第２のポイン
タオフセット値として出力する第２の出力カウンタと、
この第２のカウンタからの第２のポインタオフセット値
を前記ＲＡＭからの読み出しデータ先頭パルスでラッチ
する第１のフリップフロップと、この第１のフリップフ
ロップの出力ポインタ値を前記ＲＡＭからの読み出しデ
ータ先頭パルスでラッチする第２のフリップフロップ
と、前記第１及び前記第２のフリップフロップの出力を
比較して不一致のときＮＤＦパルスを出力する不一致検
出回路とを、有し、前記第１及び前記第２のカウンタの
各々を、入力データに含まれているポインタ値の最大値
をＭとすると、０から（Ｍ＋１）までカウントさせるよ
うにした（ただし、Ｍ及び（Ｍ＋１）はいずれもオール
ビット１ではない数である。）ことを特徴とするポイン
タ処理回路が得られる。
ータに含まれるポインタにより入力データの伝送路クロ
ックから装置内クロックへの位相乗せ換えを行うポイン
タ処理回路において、入力データからポインタを検出
し、解釈するポインタ解釈部と、伝送路クロックをカウ
ントしてカウント値を第１のポインタオフセット値とし
て出力する第１のカウンタと、この伝送路カウンタから
の第１のポインタオフセット値と前記ポインタ解釈部か
らのポインタ値を比較して一致したときデータ先頭パル
スを出力する一致検出回路と、前記データ先頭パルス及
び入力データが伝送路クロックで書き込まれ、書き込ま
れた内容が装置内クロックで読み出されるＲＡＭと、装
置内クロックをカウントしてカウント値を第２のポイン
タオフセット値として出力する第２の出力カウンタと、
この第２のカウンタからの第２のポインタオフセット値
を前記ＲＡＭからの読み出しデータ先頭パルスでラッチ
する第１のフリップフロップと、この第１のフリップフ
ロップの出力ポインタ値を前記ＲＡＭからの読み出しデ
ータ先頭パルスでラッチする第２のフリップフロップ
と、前記第１及び前記第２のフリップフロップの出力を
比較して不一致のときＮＤＦパルスを出力する不一致検
出回路とを、有し、前記第１及び前記第２のカウンタの
各々を、入力データに含まれているポインタ値の最大値
をＭとすると、０から（Ｍ＋１）までカウントさせるよ
うにした（ただし、Ｍ及び（Ｍ＋１）はいずれもオール
ビット１ではない数である。）ことを特徴とするポイン
タ処理回路が得られる。
【００１０】
【００１１】即ち、本発明によるポインタ処理回路は、
第１及び第２のカウンタを非データ領域をカウント領域
とすることで上記課題を達成している。
第１及び第２のカウンタを非データ領域をカウント領域
とすることで上記課題を達成している。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例によるポインタ処
理回路を示し、図２は図１に示すポインタ処理回路のタ
イムチャートを示す。図２は伝送路クロック１０２に同
期したカウンタ２１のタイムチャートを示すが、伝送路
クロック１０２と装置内クロック１０３の位相関係は異
なるが装置内クロック１０３に同期したカウンタ２２の
タイムチャートも同様なものとなる。
理回路を示し、図２は図１に示すポインタ処理回路のタ
イムチャートを示す。図２は伝送路クロック１０２に同
期したカウンタ２１のタイムチャートを示すが、伝送路
クロック１０２と装置内クロック１０３の位相関係は異
なるが装置内クロック１０３に同期したカウンタ２２の
タイムチャートも同様なものとなる。
【００１４】図１のポインタ処理回路は、同様の参照符
号で示された同様の部分を含む。入力データ１０１に対
してポインタ解釈部２で検出したポインタ値１１０と伝
送路クロック１０２に同期してカウンタ２１で作成され
たポインタオフセット値１１１を一致検出回路３で比較
して作成するデータ先頭パルス１１２を、入力データ１
０１と共に、伝送路クロック１０２でＲＡＭ４に書き込
み、装置内クロック１０３で読み出し、装置内クロック
１０３に同期したカウンタ２２からのポインタオフセッ
ト値１１４をＲＡＭ４から読み出したデータ先頭パルス
１１３でラッチして出力データ１０４に対するポインタ
値１０５を作成する。
号で示された同様の部分を含む。入力データ１０１に対
してポインタ解釈部２で検出したポインタ値１１０と伝
送路クロック１０２に同期してカウンタ２１で作成され
たポインタオフセット値１１１を一致検出回路３で比較
して作成するデータ先頭パルス１１２を、入力データ１
０１と共に、伝送路クロック１０２でＲＡＭ４に書き込
み、装置内クロック１０３で読み出し、装置内クロック
１０３に同期したカウンタ２２からのポインタオフセッ
ト値１１４をＲＡＭ４から読み出したデータ先頭パルス
１１３でラッチして出力データ１０４に対するポインタ
値１０５を作成する。
【００１５】次に動作を説明する。入力データ１０１に
含まれているポインタ値の最大値は、Ｍ（ただし、Ｍは
オールビット“１”ではない数である）で、図２は入力
データ１０１がポインタ値として（Ｍ−２）を含んでい
る場合を示している。即ち、正常状態では、ポインタ解
釈部１のポインタ値１１０は（Ｍ−２）である。カウン
タ２１は、論理“０”の伝送路ＦＰ（フレームパルス）
１０７の立上り時に発生した伝送路クロック１０２でク
リアされ、カウント値１１１として“０”を出力し、以
降の伝送路クロック１０２でＭまでカウントアップし、
カウント値１１１として“Ｍ”を出力する。その後、カ
ウンタ２１は、論理“０”の伝送路ＦＰ（フレームパル
ス）１０７発生時に発生される伝送路クロック１０２で
（Ｍ＋１）をカウントし、カウント値１１１として“Ｍ
＋１”を出力する。なお、（Ｍ＋１）はオールビット
“１”ではない数である。この際、カウンタ２１が（Ｍ
−２）をカウントし、カウント値１１１として“Ｍ−
２”を出力した時に、一致検出回路３は論理“０”のデ
ータ先頭パルス１１２を出力する。
含まれているポインタ値の最大値は、Ｍ（ただし、Ｍは
オールビット“１”ではない数である）で、図２は入力
データ１０１がポインタ値として（Ｍ−２）を含んでい
る場合を示している。即ち、正常状態では、ポインタ解
釈部１のポインタ値１１０は（Ｍ−２）である。カウン
タ２１は、論理“０”の伝送路ＦＰ（フレームパルス）
１０７の立上り時に発生した伝送路クロック１０２でク
リアされ、カウント値１１１として“０”を出力し、以
降の伝送路クロック１０２でＭまでカウントアップし、
カウント値１１１として“Ｍ”を出力する。その後、カ
ウンタ２１は、論理“０”の伝送路ＦＰ（フレームパル
ス）１０７発生時に発生される伝送路クロック１０２で
（Ｍ＋１）をカウントし、カウント値１１１として“Ｍ
＋１”を出力する。なお、（Ｍ＋１）はオールビット
“１”ではない数である。この際、カウンタ２１が（Ｍ
−２）をカウントし、カウント値１１１として“Ｍ−
２”を出力した時に、一致検出回路３は論理“０”のデ
ータ先頭パルス１１２を出力する。
【００１６】ＮＤＦの検出は、ポインタ値１０５とポイ
ンタ値１１５を不一致検出回路６で比較することで行
う。カウンタ２１は、非データ領域をカウント領域とす
ることでＭ＋１までカウントし、ポインタオフセット値
を０からＭ＋１まで作成する。ポインタ解釈部１ではＡ
ＩＳ状態時のポインタ値１１０として“Ｍ＋１”を出力
し、一致検出回路３から出力するデータ先頭パルス１１
２を非データ領域部に作成してＲＡＭ４に書き込む。装
置内側では、カウンタ２１と同様に０からＭ＋１までの
ポインタオフセット値をカウントするカウンタ２２のポ
インタオフセット値をＲＡＭ４から読み出すデータ先頭
パルス１１３であるダミーパルス（図４の）によりラ
ッチし、ポインタ値１０５，１１５をダミーポインタ値
とすることで疑似的なデータ先頭パルス１１２を作成す
る。このダミーポインタ値により、ＡＩＳ状態から正常
状態への回復ポインタ値がＡＩＳ状態前と同一な場合に
おいても正常回復時にＮＤＦパルス１０６を発生する。
ンタ値１１５を不一致検出回路６で比較することで行
う。カウンタ２１は、非データ領域をカウント領域とす
ることでＭ＋１までカウントし、ポインタオフセット値
を０からＭ＋１まで作成する。ポインタ解釈部１ではＡ
ＩＳ状態時のポインタ値１１０として“Ｍ＋１”を出力
し、一致検出回路３から出力するデータ先頭パルス１１
２を非データ領域部に作成してＲＡＭ４に書き込む。装
置内側では、カウンタ２１と同様に０からＭ＋１までの
ポインタオフセット値をカウントするカウンタ２２のポ
インタオフセット値をＲＡＭ４から読み出すデータ先頭
パルス１１３であるダミーパルス（図４の）によりラ
ッチし、ポインタ値１０５，１１５をダミーポインタ値
とすることで疑似的なデータ先頭パルス１１２を作成す
る。このダミーポインタ値により、ＡＩＳ状態から正常
状態への回復ポインタ値がＡＩＳ状態前と同一な場合に
おいても正常回復時にＮＤＦパルス１０６を発生する。
【００１７】
【発明の効果】以上説明したように、本発明のポインタ
処理回路はカウンタ２１及び２２を非データ領域をカウ
ント領域とすることでポインタオフセット値を０からＭ
＋１までカウントし、ＡＩＳ状態時にデータ先頭パルス
を疑似的にダミーパルスとして作成することでＡＩＳ状
態から正常状態への回復ポインタ値がＡＩＳ状態前と同
一な場合において正常回復時にＮＤＦパルスを発生する
ため、回路規模が小さくなるという効果を有する。
処理回路はカウンタ２１及び２２を非データ領域をカウ
ント領域とすることでポインタオフセット値を０からＭ
＋１までカウントし、ＡＩＳ状態時にデータ先頭パルス
を疑似的にダミーパルスとして作成することでＡＩＳ状
態から正常状態への回復ポインタ値がＡＩＳ状態前と同
一な場合において正常回復時にＮＤＦパルスを発生する
ため、回路規模が小さくなるという効果を有する。
【図１】本発明の一実施例によるポインタ処理回路のブ
ロック図。
ロック図。
【図２】図１のポインタ処理回路の動作を説明するため
のタイムチャート。
のタイムチャート。
【図３】従来のポインタ処理回路のブロック図。
【図４】図３のポインタ処理回路の動作を説明するため
のタイムチャート。
のタイムチャート。
１ ポインタ解釈部 ２１，２２ カウンタ ３ 一致検出回路 ４ ＲＡＭ ５１，５２，５３ フリップフロップ ６ 不一致検出回路 ７ ＡＩＳ判定部 ８ ＡＮＤ回路 １０１ 入力データ １０２ 伝送路クロック １０３ 装置内クロック １０４ 出力データ １０５ ポインタ値 １０６ ＮＤＦパルス １０７ ＦＰ １０８ イネーブル １１０ ポインタ値 １１１ ポインタオフセット値 １１２ データ値パルス １１３ データ先頭パルス １１４ ポインタオフセット値 １１５ ポインタ値 １２０ ＦＰ １２１ イネーブル 正常状態 ＡＩＳ状態 ダミーパルス 非データ領域
Claims (1)
- 【請求項１】 入力データに含まれるポインタにより入
力データの伝送路クロックから装置内クロックへの位相
乗せ換えを行うポインタ処理回路において、入力データ
からポインタを検出し、解釈するポインタ解釈部と、伝
送路クロックをカウントしてカウント値を第１のポイン
タオフセット値として出力する第１のカウンタと、この
伝送路カウンタからの第１のポインタオフセット値と前
記ポインタ解釈部からのポインタ値を比較して一致した
ときデータ先頭パルスを出力する一致検出回路と、前記
データ先頭パルス及び入力データが伝送路クロックで書
き込まれ、書き込まれた内容が装置内クロックで読み出
されるＲＡＭと、装置内クロックをカウントしてカウン
ト値を第２のポインタオフセット値として出力する第２
の出力カウンタと、この第２のカウンタからの第２のポ
インタオフセット値を前記ＲＡＭからの読み出しデータ
先頭パルスでラッチする第１のフリップフロップと、こ
の第１のフリップフロップの出力ポインタ値を前記ＲＡ
Ｍからの読み出しデータ先頭パルスでラッチする第２の
フリップフロップと、前記第１及び前記第２のフリップ
フロップの出力を比較して不一致のときＮＤＦパルスを
出力する不一致検出回路とを、有し、前記第１及び前記
第２のカウンタの各々を、入力データに含まれているポ
インタ値の最大値をＭとすると、０から（Ｍ＋１）まで
カウントさせるようにした（ただし、Ｍ及び（Ｍ＋１）
はいずれもオールビット１ではない数である。）ことを
特徴とするポインタ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335570A JP2679607B2 (ja) | 1993-12-28 | 1993-12-28 | ポインタ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335570A JP2679607B2 (ja) | 1993-12-28 | 1993-12-28 | ポインタ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202867A JPH07202867A (ja) | 1995-08-04 |
| JP2679607B2 true JP2679607B2 (ja) | 1997-11-19 |
Family
ID=18290066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335570A Expired - Lifetime JP2679607B2 (ja) | 1993-12-28 | 1993-12-28 | ポインタ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679607B2 (ja) |
-
1993
- 1993-12-28 JP JP5335570A patent/JP2679607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202867A (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0329438A (ja) | デジタル・データ転送回路 | |
| US5343482A (en) | Method and apparatus for detecting pulse density violations in T1 transmission | |
| JP2679607B2 (ja) | ポインタ処理回路 | |
| JP3156273B2 (ja) | ポインタ処理回路 | |
| JP2948245B2 (ja) | 通信ネットワーク局のための送受信同期化装置 | |
| KR100253809B1 (ko) | 싱크패턴 검출기 | |
| JPS63312754A (ja) | エラ−発生回路 | |
| JP2783495B2 (ja) | クロック乗せ換え回路 | |
| JP3001414B2 (ja) | 符号誤り訂正装置 | |
| JP3027890B2 (ja) | パリティエラーモニタ回路 | |
| JPH0691523B2 (ja) | フレーム同期方式 | |
| JP3063291B2 (ja) | 回線監視回路 | |
| JP2555723B2 (ja) | ビット・バッファ回路 | |
| JPH04298133A (ja) | フレーム同期回路 | |
| JP3246487B2 (ja) | 半導体集積回路とその制御信号の生成方法 | |
| JP2616383B2 (ja) | ポインタ付け替え回路 | |
| JP2001168729A (ja) | データ伝送システム | |
| JPS636942A (ja) | デ−タ受信回路 | |
| JP3137090B2 (ja) | エラー検出回路 | |
| JPH05292075A (ja) | デジタル信号記録再生装置の同期信号再生回路 | |
| JP2845768B2 (ja) | 時刻情報同期化装置 | |
| US6470459B1 (en) | Half-word synchronization method for internal clock | |
| JP2819955B2 (ja) | 装置内誤り監視回路 | |
| JPH06164571A (ja) | 同期検出回路 | |
| JPH066341A (ja) | 調歩同期方式通信のための受信回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |