JPH04298133A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の目的】

【０００２】

【産業上の利用分野】本発明は、デジタルデータ通信等
に用いられるフレーム同期回路に関するものである。

【０００３】

【従来の技術】従来、デシタルデータ通信等では、図１
０に示すようなフォーマットの情報が送信側から受信側
に送られる。同期パターンＳ１はフレームの先頭を示す
ものであり、この同期パターンＳ１の後にデータＳ２が
送られる。受信側では、同期パターンＳ１を検出してフ
レームの先頭を知り、以後、後続するデータを読み取る
。

【０００４】このように、受信側では同期パターンを検
出することが必要となるが、かかる同期パターンを検出
するものとして、特公昭５７−２２３０号公報、特開昭
５５−８０８６７号公報に記載されたものがある。かか
る公報に記載された装置においては、同期パターン検出
、同期の前方・後方保護等の一連のフレーム同期動作を
行う内部回路が受信データの伝送速度と同速度で動作し
なければなず、例えば、１００Ｍｂ／ｓ前後のデータレ
ートを有するデジタルＶＴＲのようなシステムでは、内
部回路を１００Ｍｂ／ｓで動作させる必要がある。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな速度で回路素子を動作させようとすると、ＥＣＬ素
子が必要となるが、ＥＣＬ素子を用いると、消費電力発
熱が飛躍的に増大し、さらに集積化も困難となる。この
ように、従来のフレーム同期回路においては、周辺回路
も高速で動作させる必要があった。

【０００６】本発明は、このような問題に鑑みてなされ
たもので、同期パターン検出、同期の前方・後方保護等
の一連のフレーム同期動作をデータの伝送速度よりも低
い動作速度で実現できるフレーム同期回路を提供するこ
とにある。

【０００７】

【発明の構成】

【０００８】

【課題を解決するための手段】前述した目的を達成する
ために本発明は、ｎビット（ｎは整数）の同期パターン
を有する直列データ中の前記同期パターンを検出するフ
レーム同期回路において、前記直列データが入力され、
第１のクロック信号に同期して作動するシフトレジスタ
と、前記シフトレジスタの出力信号が入力され前記第１
のクロック信号をｎ分周した第２のクロック信号に同期
して（２ｎ−１）ビットの並列データを出力する（２ｎ
−１）ビットのフリップフロップと、からなる直並列変
換器と、前記直並列変換器から出力される前記並列デー
タ中の前記同期パターンの有無を検出するとともに、前
記並列データ中に前記同期パターンが含まれる場合、前
記（２ｎ−１）ビットの並列データのどの位置に同期パ
ターンが存在するかという位置信号を出力するパターン
検出器と、を具備するフレーム同期回路である。

【０００９】

【作用】本発明では、同期パターンがｎビットであると
き、２ｎ−１ビットの直並列変換器に受信データを入力
し、データ伝送速度のｎ分周のタイミングで直並列変換
を行えば、直列入力から入力された１つの同期パターン
に対して、必ずただ一度だけ同期パターンを含んだ並列
出力が得られる。この並列出力を参照して同期パターン
を検出すれば、同期パターン検出に必要な回路動作速度
は従来の１／ｎになる。

【００１０】また、このとき、２ｎ−１ビットの並列デ
ータのどの位置で同期パターンを検出したかを知れば、
パラレルデータ（再生されるべきワード単位のデータ）
を生成するための直並列変換器の変換タイミングと前述
の同期検出用の直並列変換器の変換タイミングにどれだ
けの位相差を設定すればよいかが分かる。

【００１１】

【実施例】以下、図面に基づいて本発明の一実施例を詳
細に説明する。

【００１２】図１は本発明の一実施例に係るフレーム同
期回路の主要部の構成を示すブロック図である。

【００１３】同図に示されるように、このフレーム同期
回路の主要部は、入力端子１、３、直並列変換器（Ｓ／
Ｐ）変換器５、パターン検出器１１、カウンタ１３、オ
アゲート１５、フリップフロップ１７、カウンタ１９、
フリップフロップ２１、出力端子２３、２５からなる。 さらに、直並列変換器５は、シフトレジスタ７とフリッ
プフロップ９からなる。

【００１４】入力端子１には、クロック信号ＢＣＫが入
力される。入力端子２には、受信データＳＤが入力され
る。カウンタ１３は、クロック信号ＢＣＫを８分周し、
８分周された信号ＰＣＫ１および、信号ＣＯを生成する
。

【００１５】シフトレジスタ７は、１６ビットのシフト
レジスタであり、クロック信号ＢＣＫに同期して受信デ
ータ信号ＳＤを１ビットづつ取り込む。フリップフロッ
プ９は、１５ビットのフリップフロップであり、シフト
レジスタ７から出力される並列データの１５ビット分を
保持し、カウンタ１３から信号ＰＣＫ１が送られてくる
と、１５ビット分のデータをパターン検出器１１に送る
。パターン検出器１１は、予め８ビットの同期パターン
を記憶しており、フリップフロップ９から出力される並
列データ内に同期パターンが存在する場合、信号ＤＥＴ
を「Ｈ」から「Ｌ」にする。また、同期パターンが存在
する場合、所定の位置から何ビットずれた位置に同期パ
ターンが存在するかという同期位置を示す信号ＬＣＴを
出力する。このパターン検出回路１１はＲＯＭあるいは
、ロジック回路で構成される。カウンタ１３はクロック
信号ＢＣＫを８分周し、信号ＰＣＫおよび信号ＣＯを生
成する。カウンタ１９は、同期位置を示す信号ＬＣＴが
プリセットされ、オアゲート１５の出力が「Ｌ」となる
と、クロック信号ＢＣＫに同期してダウンカウントを行
い、クロック信号ＢＣＫを８分周した信号ＰＣＫ２を出
力する。

【００１６】フリップフロップ１７は、ワードデータの
再生を行うものであり、シフトレジスタ７の出力を信号
ＰＣＫ２に同期して出力する。このシフトレジスタ７の
出力信号は常に一定の位置にワードデータを含む。フリ
ップフロップ２１は、信号ＤＥＴを信号ＰＣＫ２でたた
き、同期検出信号ＳＤＥＴを端子２３に出力する。

【００１７】次に本実施例の動作を説明する。

【００１８】まず図２に従い、パターン検出器１１の動
作を説明する。

【００１９】直並列変換器５は、図１におけるシフトレ
ジスタ７とフリップフロップ９とで構成する直並列変換
器である。この直並列変換器５に同期パターンを含むデ
ータ列を入力すれば、出力パラレルパターンは図２のａ
〜ｈのいずれかのパターンで同期パターンを含む。この
とき、例えばｈのパターンを検出すれば次のデータでは
、８ビットシフトしてｚの位置に同期パトーンが移動し
、再度パターン検出することはない。このように、ａ〜
ｈのいずれの場合も、１つの同期パターンに対して必ず
ただ一度だけ同期パターンを含んだパラレルパターンが
得られる。そこで、パターン検出器１１では、入力がａ
〜ｈのいずれかと一致したらパターンの一致を示す信号
ＤＥＴを「Ｈ」から「Ｌ」とすると同時に、同期位置を
示す信号ＬＣＴとして例えばａの場合は「０」、ｂの場
合は「１」といった数値を出力する。

【００２０】次に、全体の動作の概略を図３に示すタイ
ミングチャートに従って説明する。なお、同期パターン
は図２のｃのようであると仮定する。

【００２１】まず、同期パターンの検出について述べる
。

【００２２】入力端子１には、クロック信号ＢＣＫが入
力され、このクロック信号はカウンタ１３により８分周
され、８分周された信号ＰＣＫ１がフリップフロップ９
に入力される。また、カウンタ１３からは信号ＣＯがオ
アゲート１５に出力される。一方、シフトレジスタ７に
は受信データＳＤが入力され、直並列変換されてフリッ
プフロップ９に送られる。パターン検出器１１は、フリ
ップフロップ９内のデータに同期パターンがあることを
検出すると、信号ＤＥＴを「Ｈ」から「Ｌ」にするとと
もに、同期位置を示す信号ＬＣＴを「２」とする。

【００２３】オアゲート１５は信号ＤＥＴが「Ｌ」で、
カウンタ１３の出力信号ＣＯが「Ｌ」のとき「Ｌ」とな
り、この信号をカウンタ１９に出力する。

【００２４】カウンタ１９では、信号ＬＣＴがプリセッ
トされ、オアゲート１５が「Ｈ」から「Ｌ」になった後
、ダウンカウントを始めるので、信号ＰＣＫ１に対して
クロック信号ＢＣＫの３クロック分遅延した後立ち上が
る信号ＰＣＫ２を出力する。すなわち、信号ＰＣＫ２は
、信号ＰＣＫ１に対して（位置情報値＋１）クロック分
遅延した信号となる。そして、フリップフロップ２１か
ら信号ＤＥＴが信号ＰＣＫ２でたたかれ、同期検出信号
ＳＤＥＴが出力端２３から出力される。

【００２５】次に、パラレル（ワード）データの再生に
ついて述べる。シフトレジスタ７の出力信号のうち８ビ
ット分はフリップフロップ１７に送られるが、このフリ
ップフロップ１７は信号ＰＣＫ２に同期してパラレルデ
ータＰＤＡＴＡを出力する。次に、図１に示すフレーム
同期回路の主要部を含むフレーム同期回路を図４に示す
。

【００２６】図４に示すフレーム同期回路において、図
１に示す回路と同一の構成要素には、図１の符号と同一
の符号を付してある。このフレーム同期回路は、図１に
示す回路に対してさらに位置相関器２７、アンドゲート
２９、オアゲート３１、挿入パルス生成カウンタ３３、
インバータ３５、アンドゲート３７、ウィンド生成器３
９、フレームカウンタ４１、前方保護カウンタ４３、同
期モード指示器４５、フリップフロップ４７、アンドゲ
ート４９、ノアゲート５１、フリップフロップ５３、出
力端子５５をさらに有したものである。

【００２７】ここで述べる後方・前方保護等の構成回路
は既知であるので詳細な説明は避け、主要要素の概略を
説明する。

【００２８】図５は、位置相関器２７の入出力信号を示
す波形図である。一般に、同期パターンは一定周期で書
き込まれているので、この周期に相当する時間（１フレ
ーム時間）だけ前の時間にも同期が発生しているはずで
ある。このルールに従わないものは偽の同期であり、排
除する必要がある。位置相関器２７は、このような偽の
同期を排除するものである。位置相関器２７は、１２８
ビットのシフトレジスタで構成され、図５に示すように
パターン検出器１１からパターン検出信号ＤＥＴが出力
されると、これを１フレーム時間遅延して保持し、１フ
レーム時間前のものと現在のものと比較して、真の同期
パターンが出現するタイミングを出力する。

【００２９】図６は、挿入パルス生成カウンタの入出力
信号を示す波形図である。同期パターンがエラーしたと
き、パターン検出器１１では同期を見付けることはでき
ない。このとき、オアゲート３１の出力は歯抜けになる
。しかし、同期パターンは一定間隔で来ることになって
いるので、過去の同期から次の同期位置が予測できる。 挿入パルス生成カウンタ３３は、オアゲート３１の出力
でプリセットされ、１フレーム時間をカウントするとパ
ルスを出力する。挿入パルス生成カウンタ３３は、自走
状態では１フレーム時間ごとにパルスを出力する。

【００３０】図７は、ウィンド生成器３９、フレームカ
ウンタ４１の入出力信号を示す波形図である。

【００３１】同期は一定間隔にしか発生しないので、過
去の同期（アンドゲート３７の出力）をもとに次の同期
が来る位置を予測して、その部分だけパターン検出器１
１の結果を有効にする。フレームカウンタ４１は、ウィ
ンドを開くタイミングを与える。ウィンド生成器３９は
、ウィンドの幅（閉じるタイミング）を設定し、さらに
オアゲート３１で同期が検出された後、すぐにウィンド
を閉じる動作を行う。

【００３２】しかし、アンドゲート３７の出力が誤った
タイミングで来ると、ウィンドが開いている期間には永
久に同期パターンが来なくなる。このため、位置相関器
２７あるいは同期モード指示器４５がこれを修正する。

【００３３】図８は、前方保護カウンタ４３の入出力信
号の波形図である。テープに傷等があり、長くエラーが
続くと同期の間隔が保たれなくなる場合がある。このと
き、過去の同期をもとにウィンドを開いてもその後、こ
のウィンド内に同期が入ることはない。このようなエラ
ーを検出するため、繰り返しウィンド内に同期が入らな
い場合は、前方保護カウンタ４３がこの回数を数え、こ
れが所定値（例えば「１」）を超えたときにエラーパル
ス信号を出力する。

【００３４】図９は、同期モード指示器４５の入出力信
号の波形図である。信号ＨＳＷはトラックの切り替えを
示す信号である。トラックの切り替え前後では同期の間
隔は保証されていないので、ここでも過去の同期に従っ
たウィンドは無効である。ゆえにアンドゲート４９の出
力で信号ＨＳＷのエッジを検出した時、あるいは前方保
護カウンタ４３の出力で同期のズレを検出した時はノア
ゲート５１を通して同期モード指示器４５の出力が「Ｌ
」となるよう制御すれば、アンドゲート２９の出力はウ
ィンド生成器３９の出力によらず、ウィンドオープン（
「Ｌ」）の状態になる。この後、同期が検出されオアゲ
ート３１の出力が「Ｌ」になったとき、同期モード指示
器４５の出力が「Ｌ」になるよう制御すれば、アンドゲ
ート２９の出力はウィンド生成器３９および位置相関器
２７の出力に従うようになる。

【００３５】以上に述べてきた前方・後方保護等の周辺
回路は全て、受信データの伝送レートを与えるクロック
ＢＣＫを８分周したクロックＰＣＫ１に従って動作すれ
ばよい。また、同期検出信号の最終出力段であるフリッ
プフロップ５３も、ＢＣＫを８分周したクロックＰＣＫ
２で動作すればよく、低速動作が実現されている。

【００３６】このように、本実施例では受信データレー
トと同じ高速動作を要求されるのは、シフトレジスタ７
とカウンタ１３、１９およびオアゲート１５のみである
。上記実施例の場合、受信データレートが１００Ｍｂ／
ｓであれば、低速化された回路は１２．５ＭＨｚで動作
させればよく、これはＣＭＯＳ素子で充分構成可能な動
作速度である。

【００３７】さらに、回路規模に注目すれば、フレーム
長をカウントするフレームカウンタ４１、挿入パルス生
成カウンタ３３は上記の場合、１フレーム分の１２８ワ
ードをカウントできる７ビットでよく、また、位置相関
器２７は、１フレームのワード数分の１２８段のシフト
レジスタでよい。しかしながら、従来例のようにビット
レート単位で回路を制御する場合、１フレーム期間を計
るカウンタは１２８×８＝１０２４ビットを数えるため
１０ビットを要し、１フレーム分の遅延を得るシフトレ
ジスタは１０２４段になる。このように直並列変換型の
フレーム同期回路は、基本的な回路規模を縮小できる。

【００３８】かくして、本実施例によれば、同期パター
ン検出において、データ直並列変換してからパターン比
較を行うことで回路動作の低速化を実現できる。また、
フレーム同期回路で一般的に用いられる前方保護、後方
保護回路等も併せて低速化が実現できる。また、データ
の直並列変換においてもデータワードのビット数分のフ
リップフロップを用いるのみでこれを実現し、回路の小
規模化が実現できる。

【００３９】

【発明の効果】以上、詳細に説明したように本発明によ
れば、同期パターンの検出、同期の前方・後方保護等の
一連のフレーム同期動作をデータの伝送速度よりも低い
動作速度で実現できるフレーム同期回路を提供すること
ができる。

【図面の簡単な説明】

【図１】　　本発明の一実施例に係るフレーム同期回路
の要部の構成を示すブロック図

【図２】　　パターン検出の動作を示す説明図

【図３】
　　図１に示す回路の主要な信号の波形図

【図４】　　
フレーム同期回路の構成を示すブロック図

【図５】　　
位置相関器２７の入出力信号の波形図

【図６】　　挿入
パルス生成カウンタ３３の入出力信号の波形図

【図７】　　ウィンド生成器３９およびフレームカウン
タ４１の入出力信号の波形図

【図８】　　前方保護カウンタ４３の入出力信号の波形
図

【図９】　　同期モード指示器４５の入出力信号の波
形図

【図１０】　　フレームのフォーマット図

【符号の説明】

５　　直並列変換器 ７　　シフトレジスタ ９　　フリップフロップ １１　　パターン検出器 １３、１９　　カウンタ １７　　フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ｎビット（ｎは整数）の同期パターン
   を有する直列データ中の前記同期パターンを検出するフ
   レーム同期回路において、前記直列データが入力され、
   第１のクロック信号に同期して作動するシフトレジスタ
   と、前記シフトレジスタの出力信号が入力され前記第１
   のクロック信号をｎ分周した第２のクロック信号に同期
   して（２ｎ−１）ビットの並列データを出力する（２ｎ
   −１）ビットのフリップフロップと、からなる直並列変
   換器と、前記直並列変換器から出力される前記並列デー
   タ中の前記同期パターンの有無を検出するとともに、前
   記並列データ中に前記同期パターンが含まれる場合、前
   記（２ｎ−１）ビットの並列データのどの位置に同期パ
   ターンが存在するかという位置信号を出力するパターン
   検出器と、を具備するフレーム同期回路。
2. 【請求項２】　　前記位置信号に応じて第２のクロック
   信号を遅延した第３のクロック信号を生成する回路と、
   前記シフトレジスタの出力を保持し、前記第３のクロッ
   ク信号に応じてデータを出力するデータ再生用のフリッ
   プフロップとを、さらに具備する請求項第１項記載のフ
   レーム同期回路。