JPH077914B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH077914B2 JPH077914B2 JP28929288A JP28929288A JPH077914B2 JP H077914 B2 JPH077914 B2 JP H077914B2 JP 28929288 A JP28929288 A JP 28929288A JP 28929288 A JP28929288 A JP 28929288A JP H077914 B2 JPH077914 B2 JP H077914B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は特にD/A変換器が時分割多重されたディジタル
信号を入力とするD/A変換装置に関する。
信号を入力とするD/A変換装置に関する。
従来の技術 近年のディジタル信号処理技術の進歩により、D/A変換
装置はますますその重要性を増している。従来のD/A変
換装置は、例えばNBC技報VOl.40 No.10/1987（pp176〜1
78）に示されている。
装置はますますその重要性を増している。従来のD/A変
換装置は、例えばNBC技報VOl.40 No.10/1987（pp176〜1
78）に示されている。
以下図面に基づき従来のD/A変換装置の説明を行う。第
３図は従来のD/A変換装置のブロック図である。シリア
ルデータSDは時分割多重化されたディジタル信号であ
り、ビットクロックCLK、ワードクロックWCKは復調用の
クロック信号である。これらのタイミング関係を第４図
に示す。シリアルデータSDはMSBを先頭とする16個のデ
ータでディジタルデータ１ワードを構成する。１はD/A
変換器であり、シリアルデータSD、ビットクロックCL
K、ワードクロックWCKを入力としてD/A変換を行う。第
３図の動作説明を行うと、シフトレジスタ51が入力され
るシリアルデータSDをビットクロックCLKの立ち上がり
によって順次シフトしていき、シリアル信号をパラレル
信号に変換する。パラレル信号に変換されたシリアルデ
ータSDはワードクロックWCKの立ち上がりによってラッ
チ52に書き込まれる。この段階で時分割で入力されたデ
ィジタルデータが本来発生されるべきディジタル値にな
りD/A変換部53に与えられ、アナログ信号に変換され出
力されるものである。D/A変換部53は抵抗ラダーあるい
はレベルシフタ等で構成される。通常、シフトレジスタ
51、ラッチ52、D/A変換部53はワンチップ化されてお
り、同一IC上に構成されている。
３図は従来のD/A変換装置のブロック図である。シリア
ルデータSDは時分割多重化されたディジタル信号であ
り、ビットクロックCLK、ワードクロックWCKは復調用の
クロック信号である。これらのタイミング関係を第４図
に示す。シリアルデータSDはMSBを先頭とする16個のデ
ータでディジタルデータ１ワードを構成する。１はD/A
変換器であり、シリアルデータSD、ビットクロックCL
K、ワードクロックWCKを入力としてD/A変換を行う。第
３図の動作説明を行うと、シフトレジスタ51が入力され
るシリアルデータSDをビットクロックCLKの立ち上がり
によって順次シフトしていき、シリアル信号をパラレル
信号に変換する。パラレル信号に変換されたシリアルデ
ータSDはワードクロックWCKの立ち上がりによってラッ
チ52に書き込まれる。この段階で時分割で入力されたデ
ィジタルデータが本来発生されるべきディジタル値にな
りD/A変換部53に与えられ、アナログ信号に変換され出
力されるものである。D/A変換部53は抵抗ラダーあるい
はレベルシフタ等で構成される。通常、シフトレジスタ
51、ラッチ52、D/A変換部53はワンチップ化されてお
り、同一IC上に構成されている。
発明が解決しようとする課題 しかしながら上記のような構成では、ディジタル信号と
して長時間連続したゼロデータ（インフィニティゼロ）
が与えられた場合、シリアルデータSDは“0"に固定され
るが、ビットクロックCLK、ワードクロックWCKは動き続
ける。これらの信号は立ち上がり部、立ち下がり部に高
い周波数成分を持っており、これらがICの基板等を介し
てアナログ出力に影響を与で、SN比が劣化するという問
題点があった。
して長時間連続したゼロデータ（インフィニティゼロ）
が与えられた場合、シリアルデータSDは“0"に固定され
るが、ビットクロックCLK、ワードクロックWCKは動き続
ける。これらの信号は立ち上がり部、立ち下がり部に高
い周波数成分を持っており、これらがICの基板等を介し
てアナログ出力に影響を与で、SN比が劣化するという問
題点があった。
本発明は上記の問題点に鑑み、インフィニティゼロ入力
が与えられた際に良好なSN比を得られるD/A変換装置を
提供するものである。
が与えられた際に良好なSN比を得られるD/A変換装置を
提供するものである。
課題を解決するための手段 この目的を達成するために本発明のD/A変換装置は、特
定ビット数のディジタルデータがそのビット数より少な
いビット数の信号に時分割多重化されたディジタル信号
とその信号を元のディジタルデータに復調するための同
期信号とを入力とし、ディジタル信号と同期信号に基づ
きディジタル信号をディジタルデータに対応したアナロ
グ信号に変換するD/A変換器と、ディジタルデータが一
定回数以上連続してゼロであることを検出し、ディジタ
ルデータが所定回数以上連続してゼロであるとき、新た
にゼロ以外のディジタルデータを検出するまでの間、同
期信号をD/A変換器に与えないようにする制御手段と、
ディジタル信号を所定の時間だけ遅延させてD/A変換器
に与える遅延手段とを備えた構成となっている。
定ビット数のディジタルデータがそのビット数より少な
いビット数の信号に時分割多重化されたディジタル信号
とその信号を元のディジタルデータに復調するための同
期信号とを入力とし、ディジタル信号と同期信号に基づ
きディジタル信号をディジタルデータに対応したアナロ
グ信号に変換するD/A変換器と、ディジタルデータが一
定回数以上連続してゼロであることを検出し、ディジタ
ルデータが所定回数以上連続してゼロであるとき、新た
にゼロ以外のディジタルデータを検出するまでの間、同
期信号をD/A変換器に与えないようにする制御手段と、
ディジタル信号を所定の時間だけ遅延させてD/A変換器
に与える遅延手段とを備えた構成となっている。
作用 本発明は上記した構成によりインフィニティゼロ入力時
にインフィニティゼロを検出し、同期用の信号を停止す
るようにしたため、D/A変換用のICに入力される信号が
すべて“1"あるいは“0"に固定されるため雑音発生源が
なくなり、SN比を向上させることができるものである。
にインフィニティゼロを検出し、同期用の信号を停止す
るようにしたため、D/A変換用のICに入力される信号が
すべて“1"あるいは“0"に固定されるため雑音発生源が
なくなり、SN比を向上させることができるものである。
実施例 以下図面に基づき本発明の説明を行う。
第１図は本発明によるD/A変換装置の一実施例を示すブ
ロック図である。この図においてシリアルデータSD、ビ
ットクロックCLK、ワードクロックWCKは第４図に示すと
おりの信号である。１はD/A変換器であり、時分割多重
化されたディジタルデータとのその復調用信号を入力と
する第３図にて述べたものと同様の機能を有するもので
ある。２は制御回路であり、シリアルデータSDに一定時
間以上ゼロが連続すると“0"を出力する。つまり、ディ
ジタルデータが一定回数以上ゼロになると“0"を出力す
る。また、シリアルデータSDがゼロ以外の値になると直
ちに“1"を出力する。３は遅延回路であり、ビットクロ
ックCLKによりシリアルデータSDをワードクロックWCKの
１周期分遅延させるものである。本実施例ではビットク
ロックCLKがワードクロックWCKの32倍の周期となってい
るため、32ビットのシフトレジスタとなっている。4,5
はANDゲートである。
ロック図である。この図においてシリアルデータSD、ビ
ットクロックCLK、ワードクロックWCKは第４図に示すと
おりの信号である。１はD/A変換器であり、時分割多重
化されたディジタルデータとのその復調用信号を入力と
する第３図にて述べたものと同様の機能を有するもので
ある。２は制御回路であり、シリアルデータSDに一定時
間以上ゼロが連続すると“0"を出力する。つまり、ディ
ジタルデータが一定回数以上ゼロになると“0"を出力す
る。また、シリアルデータSDがゼロ以外の値になると直
ちに“1"を出力する。３は遅延回路であり、ビットクロ
ックCLKによりシリアルデータSDをワードクロックWCKの
１周期分遅延させるものである。本実施例ではビットク
ロックCLKがワードクロックWCKの32倍の周期となってい
るため、32ビットのシフトレジスタとなっている。4,5
はANDゲートである。
このように構成することにより、ディジタルデータがゼ
ロになると制御回路２が“0"を出力するため、ビットク
ロックCLK、ワードクロックWCKがANDゲート4,5によって
“0"に固定されるため、D/A変換器１の内部動作が完全
に停止する。故にD/A変換器１は雑音発生源を持たない
ことになり、ノイズレベルの低域が図れる。また、ディ
ジタルデータがゼロ以外の値に戻った場合は、制御回路
２の出力が直ちに“1"になり、ANDゲート4,5がオンとな
ってビットクロックCLK、ワードクロックWCKが動き始め
る。このときシリアルデータSDは遅延回路３によって１
周期分遅延されているので、先頭データが欠落すること
なくD/A変換器１に与えられる。
ロになると制御回路２が“0"を出力するため、ビットク
ロックCLK、ワードクロックWCKがANDゲート4,5によって
“0"に固定されるため、D/A変換器１の内部動作が完全
に停止する。故にD/A変換器１は雑音発生源を持たない
ことになり、ノイズレベルの低域が図れる。また、ディ
ジタルデータがゼロ以外の値に戻った場合は、制御回路
２の出力が直ちに“1"になり、ANDゲート4,5がオンとな
ってビットクロックCLK、ワードクロックWCKが動き始め
る。このときシリアルデータSDは遅延回路３によって１
周期分遅延されているので、先頭データが欠落すること
なくD/A変換器１に与えられる。
尚、制御回路２において“1"を出力するためのディジタ
ルデータ＝ゼロを連続して検出する回数については、本
実施例では遅延回路３がワードクロックWCK1周期分の遅
延を行っているので、２回連続してディジタルデータ＝
ゼロを検出すれば“1"を出力するようにすればよいが、
無論３回以上に設定してもよい。
ルデータ＝ゼロを連続して検出する回数については、本
実施例では遅延回路３がワードクロックWCK1周期分の遅
延を行っているので、２回連続してディジタルデータ＝
ゼロを検出すれば“1"を出力するようにすればよいが、
無論３回以上に設定してもよい。
第２図は第１図における制御回路２の具体的な実施例で
ある。この図において、６はシフトレジスタであり、端
子INより入力されるシリアルデータSDを端子CKに与えら
れるビットクロックCLKの立ち上がりエッジでシフトし
ていく。ここでは16ビットのシフトレジスタとなってい
る。７はラッチであり、端子CKの立ち上がりエッジでラ
ッチする。８はゼロ検出器であり、入力データがすべて
ゼロになると“0"を出力する。例えばORゲートがこれに
相当する。９はカウンタであり、端子CKの立ち上がりエ
ッジをカウントし、端子Ｒが“1"になるとリセットされ
る。端子Ｑはカウンタ９のMSB出力である。ここでは２
ビットのカウンタとなっている。10はクロックの立ち下
がりエッジで動作するリセット付Ｄフリップフロップで
ある。
ある。この図において、６はシフトレジスタであり、端
子INより入力されるシリアルデータSDを端子CKに与えら
れるビットクロックCLKの立ち上がりエッジでシフトし
ていく。ここでは16ビットのシフトレジスタとなってい
る。７はラッチであり、端子CKの立ち上がりエッジでラ
ッチする。８はゼロ検出器であり、入力データがすべて
ゼロになると“0"を出力する。例えばORゲートがこれに
相当する。９はカウンタであり、端子CKの立ち上がりエ
ッジをカウントし、端子Ｒが“1"になるとリセットされ
る。端子Ｑはカウンタ９のMSB出力である。ここでは２
ビットのカウンタとなっている。10はクロックの立ち下
がりエッジで動作するリセット付Ｄフリップフロップで
ある。
第２図の動作について説明すると、ディジタルデータが
ゼロでないときはラッチ７に格納される値がゼロでない
ため、ゼロ検出器８の出力Ｙは“1"である。故にカウン
タ９、Ｄフリップフロップ10はゼロを出力している。こ
こでディジタルデータがゼロになると、ゼロ検出器が
“0"を出力するのでカウンタ９がカウントを開始する。
カウンタ９が４クロックカウントすると端子Ｑが“1"か
ら“0"に変化するので、Ｄフリップフロップ10の出力は
“0"から“1"に変化する。故にこれによってビットクロ
ックCLK、ワードクロックWCKを止めることができる。次
いで、ディジタルデータがゼロでなくなると、カウンタ
９、Ｄフリップフロップ10が直ちにリセットされるた
め、制御回路２の出力は“1"になり、ビットクロックCL
K、ワードクロックWCKが復帰する。
ゼロでないときはラッチ７に格納される値がゼロでない
ため、ゼロ検出器８の出力Ｙは“1"である。故にカウン
タ９、Ｄフリップフロップ10はゼロを出力している。こ
こでディジタルデータがゼロになると、ゼロ検出器が
“0"を出力するのでカウンタ９がカウントを開始する。
カウンタ９が４クロックカウントすると端子Ｑが“1"か
ら“0"に変化するので、Ｄフリップフロップ10の出力は
“0"から“1"に変化する。故にこれによってビットクロ
ックCLK、ワードクロックWCKを止めることができる。次
いで、ディジタルデータがゼロでなくなると、カウンタ
９、Ｄフリップフロップ10が直ちにリセットされるた
め、制御回路２の出力は“1"になり、ビットクロックCL
K、ワードクロックWCKが復帰する。
尚、第２図においては、ディジタルデータがゼロである
ことを検出するためにシリアルデータSDをシフトレジス
タ６、ラッチ７により一旦元のディジタルデータにデコ
ードしてからゼロ検出しているが、シリアルデータSDそ
のものがゼロであるかどうかを直接判定してもよい。こ
のときはワードクロックWCKが“0"である時に、ワード
クロックWCKの少なくとも２周期分シリアルデータSDが
ゼロであることを検出すればよい。
ことを検出するためにシリアルデータSDをシフトレジス
タ６、ラッチ７により一旦元のディジタルデータにデコ
ードしてからゼロ検出しているが、シリアルデータSDそ
のものがゼロであるかどうかを直接判定してもよい。こ
のときはワードクロックWCKが“0"である時に、ワード
クロックWCKの少なくとも２周期分シリアルデータSDが
ゼロであることを検出すればよい。
また、第１図における遅延回路３については本実施例に
おいては32ビットのシフトレジスタとしたが、シリアル
データSDを一旦元のディジタルデータにデコードした
後、シフトレジスタ等で遅延させ、パラレル／シリアル
変換器でシリアルデータに変換してもよいことは言うま
でもない。
おいては32ビットのシフトレジスタとしたが、シリアル
データSDを一旦元のディジタルデータにデコードした
後、シフトレジスタ等で遅延させ、パラレル／シリアル
変換器でシリアルデータに変換してもよいことは言うま
でもない。
発明の効果 以上述べたように本発明は特定ビット数のディジタルデ
ータがそのビット数より少ないビット数の信号に時分割
多重化されたディジタル信号とこのディジタル信号を元
のディジタルデータに復調するための同期信号とを入力
とし、前記ディジタル信号と前記同期信号に基づき、前
記ディジタル信号を前記ディジタルデータに対応したア
ナログ信号に変換するD/A変換器と、前記ディジタルデ
ータが一定回数以上連続してゼロであることを検出する
手段とを備え、前記ディジタルデータが所定回数以上連
続してゼロであるとき、前記ゼロ検出器が新たにゼロ以
外のディジタルデータを検出するまでの間、前記同期信
号を停止させてD/A変換器に与えるようにし、ディジタ
ル信号を所定の時間だけ遅延させてD/A変換器に与える
ようにしたことにより、インフィニティゼロ入力時にD/
A変換器においてノイズ発生源がなくなり、ノイズレベ
ルが低減され、SN比が向上するという優れた効果を有す
るものである。
ータがそのビット数より少ないビット数の信号に時分割
多重化されたディジタル信号とこのディジタル信号を元
のディジタルデータに復調するための同期信号とを入力
とし、前記ディジタル信号と前記同期信号に基づき、前
記ディジタル信号を前記ディジタルデータに対応したア
ナログ信号に変換するD/A変換器と、前記ディジタルデ
ータが一定回数以上連続してゼロであることを検出する
手段とを備え、前記ディジタルデータが所定回数以上連
続してゼロであるとき、前記ゼロ検出器が新たにゼロ以
外のディジタルデータを検出するまでの間、前記同期信
号を停止させてD/A変換器に与えるようにし、ディジタ
ル信号を所定の時間だけ遅延させてD/A変換器に与える
ようにしたことにより、インフィニティゼロ入力時にD/
A変換器においてノイズ発生源がなくなり、ノイズレベ
ルが低減され、SN比が向上するという優れた効果を有す
るものである。
第１図は本発明によるD/A変換装置の一実施例を示すブ
ロック図、第２図は第１図における制御回路の具体例を
表すブロック図、第３図は従来のD/A変換器を表すブロ
ック図、第４図はシリアルデータSD,ビットクロックWCK
のタイミングを示すタイミング図である。 １……D/A変換器、２……制御回路、３……遅延回路、
4,5……ANDゲート。
ロック図、第２図は第１図における制御回路の具体例を
表すブロック図、第３図は従来のD/A変換器を表すブロ
ック図、第４図はシリアルデータSD,ビットクロックWCK
のタイミングを示すタイミング図である。 １……D/A変換器、２……制御回路、３……遅延回路、
4,5……ANDゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 哲哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 松下 正寿 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 平２−20928（ＪＰ，Ａ)
Claims (1)
- 【請求項１】特定ビット数のディジタルデータがそのビ
ット数より少ないビット数の信号に時分割多重化された
ディジタル信号とこのディジタル信号を元のディジタル
データに復調するための同期信号とを入力とし、前記デ
ィジタル信号と前記同期信号に基づき、前記ディジタル
信号を前記ディジタルデータに対応したアナログ信号に
変換するD/A変換器と、前記ディジタルデータが一定回
数以上連続してゼロであることを検出し、前記ディジタ
ルデータが所定回数以上連続してゼロであるとき、新た
にゼロ以外のディジタルデータを検出するまでの間、前
記同期信号を前記D/A変換器に与えないようにする制御
手段と、前記ディジタル信号を所定の時間だけ遅延させ
て前記D/A変換器に与える遅延手段とを有することを特
徴とするD/A変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28929288A JPH077914B2 (ja) | 1988-11-16 | 1988-11-16 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28929288A JPH077914B2 (ja) | 1988-11-16 | 1988-11-16 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135823A JPH02135823A (ja) | 1990-05-24 |
| JPH077914B2 true JPH077914B2 (ja) | 1995-01-30 |
Family
ID=17741292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28929288A Expired - Fee Related JPH077914B2 (ja) | 1988-11-16 | 1988-11-16 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077914B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118647B2 (ja) * | 1992-07-20 | 1995-12-18 | 日本プレシジョン・サーキッツ株式会社 | オーバーサンプリング型ｄ／ａコンバータ制御回路 |
| EP0614284A1 (en) * | 1993-03-01 | 1994-09-07 | Motorola, Inc. | Thermochromic compounds, their manufacture and use |
-
1988
- 1988-11-16 JP JP28929288A patent/JPH077914B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135823A (ja) | 1990-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |