JPH07118647B2 - オーバーサンプリング型ｄ／ａコンバータ制御回路 - Google Patents
オーバーサンプリング型ｄ／ａコンバータ制御回路Info
- Publication number
- JPH07118647B2 JPH07118647B2 JP4192288A JP19228892A JPH07118647B2 JP H07118647 B2 JPH07118647 B2 JP H07118647B2 JP 4192288 A JP4192288 A JP 4192288A JP 19228892 A JP19228892 A JP 19228892A JP H07118647 B2 JPH07118647 B2 JP H07118647B2
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Description
型Ｄ／Ａコンバータ（ノイズシェーピング型Ｄ／Ａコン
バータ）の制御回路に関するものである。
タは、その原理上、常に高周波ノイズを発生し続けてい
る。例えば、入力が“０”の状態においてもこのノイズ
は発生し続けてしまう。このような高周波ノイズの発生
を防止するため、Ｄ／Ａコンバータの動作を強制的に停
止させる、ということが行なわれている。
型Ｄ／Ａコンバータは、再量子化によって生じた量子化
ノイズの低周波成分を、その後のサイクルの出力によっ
て打ち消すように動作している。したがって、Ｄ／Ａコ
ンバータの動作を強制的に停止させると、後で打ち消さ
れるべきノイズが打ち消されず、これがクリックノイズ
として現れることになる。従来は、Ｄ／Ａコンバータの
動作状態とは無関係に強制的停止を行っていたため、大
きなクリックノイズが発生するという問題点があった。
Ｄ／Ａコンバータの動作を強制的に停止させるときに生
じるクリックノイズを低減することである。
サンプリング型Ｄ／Ａコンバータ制御回路は、オーバー
サンプリング型Ｄ／Ａコンバータ内の量子化器で生じる
量子化ノイズに対応した値が一定期間以上一定範囲内に
あることを検出して検出信号を生じる検出回路と、上記
オーバーサンプリング型Ｄ／Ａコンバータに対する停止
要求信号がアクティブでかつ上記検出信号がアクティブ
のときに上記オーバーサンプリング型Ｄ／Ａコンバータ
を停止状態にする停止回路とからなる。
する停止要求があったとき、クリックノイズ成分が十分
小さくなってからオーバーサンプリング型Ｄ／Ａコンバ
ータの動作を停止させる。
び第２実施例の説明を行なう。第１実施例および第２実
施例では、オーバーサンプリング型Ｄ／Ａコンバータの
構成要素となるノイズシェーパとして、３次ノイズシェ
ーパを用いている。通常の３次ノイズシェーパは、一般
的に、 Ｈ（ｚ）＝１−３ｚ-1＋３ｚ-2−ｚ-3 （１） と表現される。もちろん、各係数等は用途に応じて任意
に定め得るものである。図１は、第１実施例を示したブ
ロック図であり、オーバーサンプリング型Ｄ／Ａコンバ
ータの一部およびその制御回路を示したものである。
ーサンプリング型Ｄ／Ａコンバータの一部を構成するも
のであり、（１）式に対応した演算を行なう部分であ
る。量子化器１１の入力および出力は加算器１２に接続
され、加算器１２からは量子化器１１による量子化誤差
“ＱＥ”が出力される。遅延回路１３ａ，１３ｂおよび
１３ｃは、クロック信号“ＣＬＫ”に基き、量子化誤差
“ＱＥ”をそれぞれ１サイクル，２サイクルおよび３サ
イクル遅延させるものである。乗算器１４ａ，１４ｂお
よび１４ｃは、遅延回路１３ａ，１３ｂおよび１３ｃの
各出力に所定の係数を乗じるものである。すなわち、
（１）式に対応して、それぞれ“−３”，“＋３”，
“−１”が乗じられることになる。加算器１５は、乗算
器１４ａ，１４ｂおよび１４ｃの各出力と図示しない直
線補間器（オーバーサンプリング型Ｄ／Ａコンバータの
一部を構成するもの）からの入力信号“ＩＮ”とを加算
し、加算結果を量子化器１１に入力するものである。
で生じる量子化ノイズに対応した値が、一定期間以上範
囲内にあることを検出して、検出信号“ＤＴ”を生じる
ものである。上記量子化ノイズに対応した値としては、
本実施例では各サイクル毎に生じる量子化誤差“ＱＥ”
がこれに相等する。絶対値回路２１は、量子化誤差“Ｑ
Ｅ”を入力して、その絶対値“|ＱＥ|”を出力するもの
である。コンパレータ２２は、量子化誤差の絶対値“|
ＱＥ|”と所定のリファレンス電圧“ＲＥＦ”とを比較
して、“|ＱＥ|”が“ＲＥＦ”よりも大のときには論理
値“１”を小のときには論理値“０”を出力するもので
ある。カウンタ２３は、コンパレータ２２からの出力
“ＣＭＰ”をリセット端子に入力し、“ＣＭＰ”が論理
値“０”である期間、すなわち“|ＱＥ|＜ＲＥＦ”の期
間を計測するものである。“ＣＭＰ”が論理値“０”と
なった後、ノイズシェーパの次数（遅延回路１３ａ，１
３ｂおよび１３ｃの段数）に対応して、クロック信号
“ＣＬＫ”が３クロック入力されると、検出信号“Ｄ
Ｔ”がアクティブ（論理値“１”）となる。
／Ａコンバータに対する停止（ミュート）要求信号“Ｍ
ＴＲ”がアクティブ（論理値“１”）で、かつ検出信号
“ＤＴ”がアクティブのときに、オーバーサンプリング
型Ｄ／Ａコンバータを停止（ミュート）状態にするもの
である。この停止回路３は、ＯＲゲート３１、ＡＮＤゲ
ート３２および遅延回路３３によって構成される。
停止（ミュート）信号ＭＴ２を受けて、ノイズシェーピ
ンクブロック１の出力“ＱＴ”（ＭＴ２＝０のとき）ま
たは論理値“０”（ＭＴ２＝１のとき）を出力するもの
である。出力信号“ＯＵＴ”は、図示しないＰＷＭモジ
ュレータ（オバーサンプリング型Ｄ／Ａコンバータの構
成要素の一部を構成するもの）に入力される。
２（タイムチャート）を参照して説明する。
対値回路２１に入力され、絶対値“|ＱＥ|”に変換され
る。“|ＱＥ|＞ＲＥＦ”のときにはコンパレータ２２か
らの出力“ＣＭＰ”は論理値“１”に、“|ＱＥ|＜ＲＥ
Ｆ”のときには論理値“０”となる。カウンタ２３のリ
セット解除状態（ＣＭＰ＝０）がクロック信号“ＣＬ
Ｋ”の３周期分以上続くと、カウンタ２３からの検出信
号“ＤＴ”がアクティブになる。検出信号“ＤＴ”はＯ
Ｒゲート３１を通してＡＮＤゲート３２に入力されるの
で、ミュート要求信号“ＭＴＲ”が論理値“１”のとき
には、ＡＮＤゲート３２の出力“ＭＴ１”は論理値
“１”になる。一旦“ＭＴ１＝１”の状態になると、Ｏ
Ｒゲート３１とＡＮＤゲート３２とで帰還ループが構成
されているので、ミュート要求信号“ＭＴＲ”がアクテ
ィブである限り、“ＭＴ１＝１”の状態が保持される。
“ＭＴ１”は遅延回路３３で１クロックだけ遅延され、
ミュート信号“ＭＴ２”がアクティブとなる。スイッチ
ング回路４では、ミュート信号“ＭＴ２”が論理値
“０”のときには量子化器１１からの信号“ＱＴ”を出
力しているが、ミュート信号“ＭＴ２”が論理値“１”
になると強制的に論理値“０”を出力する。このよう
に、ミュート要求があってもオーバーサンプリング型Ｄ
／Ａコンバータは即座にはミュート状態とはならず、量
子化ノイズが一定期間以上（本実施例では３クロック以
上）十分小さいとみなされたときに初めてミュート状態
に移行するわけである。
り、図１と同様に、オーバーサンプリング型Ｄ／Ａコン
バータの一部およびその制御回路を示したものである。
グ回路４の構成は図１の第１実施例と同様である。ノイ
ズシェーピングブロック５は、量子化器５１、加算回路
５２、遅延回路５３、加算回路５４ａ，５４ｂおよび５
４ｃ、遅延回路５５ａ，５５ｂおよび５５ｃによって構
成される。このノイズシェーピングブロック５も、図１
の第１実施例と同様に、（１）式に対応した演算を行な
うものである。すなわち、このノイズシェーピングブロ
ック５は図１のノイズシェーピングブロック１を数学的
方法によって変形することにより得られ、入力“ＩＮ”
および出力“ＱＴ”の関係は両実施例とも同一となる。
したがって、タイムチャートも第１実施例と同様に図２
によって示される。
量子化誤差“ＱＥ”を検出回路２に入力して検出信号
“ＤＴ”を得ていたが、つぎのようにしてもよい。図１
のノイズシェーピングブロック１を用いた場合には、遅
延回路１３ａ，１３ｂおよび１３ｃの各出力に対応して
それぞれ絶対値回路およびコンパレータを接続し、各コ
ンパレータの出力がすべて論理値“０”となったときに
検出信号がアクティブとなるように構成する。すなわ
ち、各遅延回路１３ａ，１３ｂおよび１３ｃのすべての
出力が一定範囲内にあるときに検出信号をアクティブに
し、この検出信号およびミュート要求信号がいずれもア
クティブであるときに、オーバーサンプリング型Ｄ／Ａ
コンバータをミュート状態にする。図３のノイズシェー
ピングブロックを用いた場合には、遅延回路５５ａ，５
５ｂおよび５５ｃの各出力に対応してそれぞれ絶対値回
路およびコンパレータを接続し、その他は上記と同様に
して構成する。
たが、他の次数のノイズシェーパを用いることも可能で
ある。
子化ノイズに対応した値が一定期間以上一定範囲内にあ
ることを検出した後オーバーサンプリング型Ｄ／Ａコン
バータを停止状態にするので、クリックノイズを大幅に
低減することが可能となる。
る。
る。
Claims (1)
- 【請求項１】 オーバーサンプリング型Ｄ／Ａコンバー
タ内の量子化器で生じる量子化ノイズに対応した値が一
定期間以上一定範囲内にあることを検出して検出信号を
生じる検出回路と、 上記オーバーサンプリング型Ｄ／Ａコンバータに対する
停止要求信号がアクティブでかつ上記検出信号がアクテ
ィブのときに上記オーバーサンプリング型Ｄ／Ａコンバ
ータを停止状態にする停止回路とからなるオーバーサン
プリング型Ｄ／Ａコンバータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192288A JPH07118647B2 (ja) | 1992-07-20 | 1992-07-20 | オーバーサンプリング型ｄ／ａコンバータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192288A JPH07118647B2 (ja) | 1992-07-20 | 1992-07-20 | オーバーサンプリング型ｄ／ａコンバータ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677825A JPH0677825A (ja) | 1994-03-18 |
| JPH07118647B2 true JPH07118647B2 (ja) | 1995-12-18 |
Family
ID=16288790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4192288A Expired - Lifetime JPH07118647B2 (ja) | 1992-07-20 | 1992-07-20 | オーバーサンプリング型ｄ／ａコンバータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118647B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004039725A1 (de) * | 2004-08-11 | 2006-02-23 | Micronas Gmbh | Rauschformerschaltung und Verfahren zum Reduzieren eines Schaltgeräusches |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594328B2 (ja) * | 1988-07-08 | 1997-03-26 | 松下電器産業株式会社 | アッテネーション装置 |
| JPH077914B2 (ja) * | 1988-11-16 | 1995-01-30 | 松下電器産業株式会社 | Ｄ／ａ変換装置 |
| JPH07118651B2 (ja) * | 1990-11-22 | 1995-12-18 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
-
1992
- 1992-07-20 JP JP4192288A patent/JPH07118647B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677825A (ja) | 1994-03-18 |
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