JPS6251830A - 並列処理型平面予測回路 - Google Patents
並列処理型平面予測回路Info
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- JPS6251830A JPS6251830A JP60191313A JP19131385A JPS6251830A JP S6251830 A JPS6251830 A JP S6251830A JP 60191313 A JP60191313 A JP 60191313A JP 19131385 A JP19131385 A JP 19131385A JP S6251830 A JPS6251830 A JP S6251830A
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- JP
- Japan
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- signal
- predicted value
- phase
- value generation
- generation circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
従来から知られている平面予測符号化方式を単位時系列
入力データ列の並列化処理可能に構成することにより、
超高速信号に対する予測符号化を小型で低速な回路で実
現するようにした。
入力データ列の並列化処理可能に構成することにより、
超高速信号に対する予測符号化を小型で低速な回路で実
現するようにした。
本発明は並列処理型平面予測回路に関し、更に詳しく云
えば、帯域が２０ＭＨｚ等の高精！ＩＩＩＴＶ信号等の
超高速信号の予測符号化を低速な演算素子でも行ない得
るようにした並列処理型平面予測回路に関する。
えば、帯域が２０ＭＨｚ等の高精！ＩＩＩＴＶ信号等の
超高速信号の予測符号化を低速な演算素子でも行ない得
るようにした並列処理型平面予測回路に関する。
データ伝送においては、その伝送路がデータ伝送に必要
な帯域幅を有していない場合がある。そのような伝送路
を用いて伝送せんとするデータを受信側に送り届ける手
段としてその伝送路の帯域幅までデータを圧縮する手段
が採られる。その手段の１つとしては、予測符号化方式
がある。
な帯域幅を有していない場合がある。そのような伝送路
を用いて伝送せんとするデータを受信側に送り届ける手
段としてその伝送路の帯域幅までデータを圧縮する手段
が採られる。その手段の１つとしては、予測符号化方式
がある。
この予測符号化方式によると、被符号化信号が高速にな
ると、予測符号化処理のための回路素子に高速性が要求
されるに至る。 ・ そこで、比較的回路規模が簡易で、低速な回路素子を用
いながら、高速の被予測符号化信号の予測符号化を実現
し得る手段の開発が求められるに及んでいる。
ると、予測符号化処理のための回路素子に高速性が要求
されるに至る。 ・ そこで、比較的回路規模が簡易で、低速な回路素子を用
いながら、高速の被予測符号化信号の予測符号化を実現
し得る手段の開発が求められるに及んでいる。
従来から画像信号の予測符号化を行なう方式として知ら
れている平面予測符号化方式には多くの方式が開発され
ている。その代表的な方式としては、同一走査線の前値
■と、前走査線の真上値■と、該真上値の前値■との３
点を予測値の発生に用いる方式がある（第４図参照）。
れている平面予測符号化方式には多くの方式が開発され
ている。その代表的な方式としては、同一走査線の前値
■と、前走査線の真上値■と、該真上値の前値■との３
点を予測値の発生に用いる方式がある（第４図参照）。
この方式は第４図に示すように、減算器１００、量子化
器１０１ （通常ＲＯＭで構成される）、加算器１０２
゜１０３．１サンプル遅延素子１０４．１ライン＋ｌサ
ンプル遅延素子１０５．１ライン遅延素子１０６から構
成される。
器１０１ （通常ＲＯＭで構成される）、加算器１０２
゜１０３．１サンプル遅延素子１０４．１ライン＋ｌサ
ンプル遅延素子１０５．１ライン遅延素子１０６から構
成される。
この第４図の構成によると、標本化周波数が２０Ｍｈ弱
までの場合にはＴＴＬ或いはＭＯＳデバイスを用いて比
較的に容易にその企図する予測符号化を実現し得る。
までの場合にはＴＴＬ或いはＭＯＳデバイスを用いて比
較的に容易にその企図する予測符号化を実現し得る。
しかしながら、入力画像信号の帯域幅が２０ＭＨｚ等の
高精細ＴＶ信号になると、標本化周波数は少なくとも４
０ＭＨｚ以上になりＴＴＬ或いはＭＯＳデバイスでは実
現できない。これらデバイスよりも高速性を有するＥＣ
Ｌデバイスを用いる場合であっても、予測値として前値
予測を含む場合には、減算器１００＋量子化器１０１＋
加算器１０２＋１サンプル遅延素子１０４＋加算器１０
３のパスを少なくとも２５ｎｓ以内に動作させることが
必要になって来るためその実現が不可能である。
高精細ＴＶ信号になると、標本化周波数は少なくとも４
０ＭＨｚ以上になりＴＴＬ或いはＭＯＳデバイスでは実
現できない。これらデバイスよりも高速性を有するＥＣ
Ｌデバイスを用いる場合であっても、予測値として前値
予測を含む場合には、減算器１００＋量子化器１０１＋
加算器１０２＋１サンプル遅延素子１０４＋加算器１０
３のパスを少なくとも２５ｎｓ以内に動作させることが
必要になって来るためその実現が不可能である。
本発明は斯かる問題点に鑑みて創作されたもので、低速
な演算素子を用いて超高速信号の予測符号化を小さな回
路規模で行ない得る並列処理型平面予測回路を提供する
ことにある。
な演算素子を用いて超高速信号の予測符号化を小さな回
路規模で行ない得る並列処理型平面予測回路を提供する
ことにある。
第１図は本発明の原理ブロック図を示す。この図におい
て、１１ ・・・１ｍはｍ相に展開された入力信号の各
相毎に設けられた予測誤差信号発生回路である。これら
予測誤差信号発生回路の各々は同一構成である。即ち、
いずれの予測誤差信号発生回路も減算器２１、量子化器
３Ｉ、予測値発生回路４１、予測値発生用信号発生回路
５１を有しくｉは１，２．・・・ｍである。）、予測値
発生用信号発生回路５１からの予測値発生用信号に応答
する予測値発生回路４１からの予測値が減算器２１で被
予測符号化信号から差し引かれ、その差信号が量子化器
３１で量子化されて予測誤差信号として発生されるよう
に構成されている。その予測値発生用信号発生回路５１
からの予測値発生用信号のうち、当該相に予め決められ
た相関係を有する相のための予測値発生用信号を発生す
るのに役立つ信号となり得る信号は接続手段６１を介し
てその相の予測値発生用信号発生回路へ供給されそこか
ら予測値発生用信号を発生させるように構成されている
。又、予測値発生回路４１及び量子化器３、の信号は予
測値発生用信号を発生するのに役立つ信号として入力回
路５１へ供給されるようにも構成されている。
て、１１ ・・・１ｍはｍ相に展開された入力信号の各
相毎に設けられた予測誤差信号発生回路である。これら
予測誤差信号発生回路の各々は同一構成である。即ち、
いずれの予測誤差信号発生回路も減算器２１、量子化器
３Ｉ、予測値発生回路４１、予測値発生用信号発生回路
５１を有しくｉは１，２．・・・ｍである。）、予測値
発生用信号発生回路５１からの予測値発生用信号に応答
する予測値発生回路４１からの予測値が減算器２１で被
予測符号化信号から差し引かれ、その差信号が量子化器
３１で量子化されて予測誤差信号として発生されるよう
に構成されている。その予測値発生用信号発生回路５１
からの予測値発生用信号のうち、当該相に予め決められ
た相関係を有する相のための予測値発生用信号を発生す
るのに役立つ信号となり得る信号は接続手段６１を介し
てその相の予測値発生用信号発生回路へ供給されそこか
ら予測値発生用信号を発生させるように構成されている
。又、予測値発生回路４１及び量子化器３、の信号は予
測値発生用信号を発生するのに役立つ信号として入力回
路５１へ供給されるようにも構成されている。
（作用〕
各相の予測誤差信号発生回路において、その予測値発生
用信号発生回路からの予測値発生用信号に応答する予測
値発生回路から予測値が発生される。その予測値は減算
器でその相対応の単位時系列の被予測符号化信号から差
し引かれる。減算器の出力信号は量子化器で量子化され
、その相の予測誤差信号として予測符号化単位時刻毎に
出力される。
用信号発生回路からの予測値発生用信号に応答する予測
値発生回路から予測値が発生される。その予測値は減算
器でその相対応の単位時系列の被予測符号化信号から差
し引かれる。減算器の出力信号は量子化器で量子化され
、その相の予測誤差信号として予測符号化単位時刻毎に
出力される。
このように予測誤差信号を発生させるために、予測値発
生用信号発生回路へは当該相の予測値発生回路及び量子
化器の出力信号が供給されるほか、当該相に予め決めら
れた相関係を有する相の予測値発生用信号発生回路の予
測値発生用信号のうちの、当該相の予測値発生用信号を
発生するのに役立つ信号となり得る信号が供給されつつ
上述した各相の予測誤差信号が発生される。
生用信号発生回路へは当該相の予測値発生回路及び量子
化器の出力信号が供給されるほか、当該相に予め決めら
れた相関係を有する相の予測値発生用信号発生回路の予
測値発生用信号のうちの、当該相の予測値発生用信号を
発生するのに役立つ信号となり得る信号が供給されつつ
上述した各相の予測誤差信号が発生される。
このようにして、所定相数の予測符号化を並列に行なう
ことができるから、低速の演算素子を用いて超高速信号
の予測符号化を小さな回路規模で行なうことができる。
ことができるから、低速の演算素子を用いて超高速信号
の予測符号化を小さな回路規模で行なうことができる。
第２図は本発明の一実施例を示す。この実施例は周波数
ｆ、の画像信号を４相展開し、即ちｆＳ／４の画像信号
にこれら各相の１走査線（単位時系列）毎の画像信号を
並列予測符号化処理する場合を示す。その第１の相の画
像信号は１走査線分の遅延素子ＩＬを経て第１の符号器
１１１へ供給される。第２の相の画像信号は１走査線分
の遅延素子１０２及びｌサンプル遅延素子１２２を経て
第２の符号器１１□へ供給される。第３の相の画像信号
は１走査線分の遅延素子１０３並びに１サンプル遅延素
子１２３１及び１２３２を経て第３の符号器１１３へ供
給される。第４の相の画像信号はｌ走査線分の遅延素子
１０４並びに１サンプル遅延素子１２４１，１２４２．
１２４３を経て第４の符号器１１４へ供給される。
ｆ、の画像信号を４相展開し、即ちｆＳ／４の画像信号
にこれら各相の１走査線（単位時系列）毎の画像信号を
並列予測符号化処理する場合を示す。その第１の相の画
像信号は１走査線分の遅延素子ＩＬを経て第１の符号器
１１１へ供給される。第２の相の画像信号は１走査線分
の遅延素子１０２及びｌサンプル遅延素子１２２を経て
第２の符号器１１□へ供給される。第３の相の画像信号
は１走査線分の遅延素子１０３並びに１サンプル遅延素
子１２３１及び１２３２を経て第３の符号器１１３へ供
給される。第４の相の画像信号はｌ走査線分の遅延素子
１０４並びに１サンプル遅延素子１２４１，１２４２．
１２４３を経て第４の符号器１１４へ供給される。
各相の符号器は同一構成である。即ち、その符号器への
入力画像信号から予測値を差し引く減算器１３１と、減
算器１３ｉの出力信号を量子化す、る量子化器１４１と
、予測値と量子化器１４１の出力信号との加算値を出力
する第１の加算器１５＋と、第１の加算器１５１の出力
信号を１サンプル時間遅延させる第１の１サンプル遅延
素子１６１と、当該符号器への入力画像信号より１走査
線前の画像信号を受ける第２の１サンプル遅延素子１７
１と、当該符号器への入力画像信号より１走査線前の画
像信号及び第１の１サンプル遅延素子１６１の出力信号
を夫々別々の加算入力に受は前記第２の１サンプル遅延
素子１７ｒの出力信号を減算入力に受け、その出力信号
を予測値として減算器１３ｉ及び第１の加算器１５ｉへ
供給する第２の加算器１８１とで構成され、これら構成
要素の添字ｉは１．２，３．４で、これらにより各相の
区別を示している。そして、第１の相の符号器１１１の
第１の１サンプル遅延素子１６１の出力信号は第２の相
の第２の加算器１８２及び第２の１サンプル遅延素子１
７２へ供給され、第２の相の符号器の第１の１サンプル
遅延素子１６２の出力信号は第３の相の第２の加算器１
８３及び第２の１サンプル遅延素子１７３へ供給され、
第３の相の符号器の第１のサンプル遅延素子１６３の出
力信号は第４の相の第２の加算器１８４及び第２の１サ
ンプル遅延素子１７４へ供給され、第４の相の１走査線
分の遅延素子１０４への入力信号は又、第１の相の符号
器１１．の第２の加算器１８．及び第２の１サンプル遅
延素子ＩＬへ供給される。
入力画像信号から予測値を差し引く減算器１３１と、減
算器１３ｉの出力信号を量子化す、る量子化器１４１と
、予測値と量子化器１４１の出力信号との加算値を出力
する第１の加算器１５＋と、第１の加算器１５１の出力
信号を１サンプル時間遅延させる第１の１サンプル遅延
素子１６１と、当該符号器への入力画像信号より１走査
線前の画像信号を受ける第２の１サンプル遅延素子１７
１と、当該符号器への入力画像信号より１走査線前の画
像信号及び第１の１サンプル遅延素子１６１の出力信号
を夫々別々の加算入力に受は前記第２の１サンプル遅延
素子１７ｒの出力信号を減算入力に受け、その出力信号
を予測値として減算器１３ｉ及び第１の加算器１５ｉへ
供給する第２の加算器１８１とで構成され、これら構成
要素の添字ｉは１．２，３．４で、これらにより各相の
区別を示している。そして、第１の相の符号器１１１の
第１の１サンプル遅延素子１６１の出力信号は第２の相
の第２の加算器１８２及び第２の１サンプル遅延素子１
７２へ供給され、第２の相の符号器の第１の１サンプル
遅延素子１６２の出力信号は第３の相の第２の加算器１
８３及び第２の１サンプル遅延素子１７３へ供給され、
第３の相の符号器の第１のサンプル遅延素子１６３の出
力信号は第４の相の第２の加算器１８４及び第２の１サ
ンプル遅延素子１７４へ供給され、第４の相の１走査線
分の遅延素子１０４への入力信号は又、第１の相の符号
器１１．の第２の加算器１８．及び第２の１サンプル遅
延素子ＩＬへ供給される。
次に、上述のように構成される本発明回路の動作を説明
する。
する。
説明の便宜上、第２図回路の各相符号器への入力信号が
第３図に示すようなタイミングで供給される状態になっ
ているものとする。
第３図に示すようなタイミングで供給される状態になっ
ているものとする。
そうすると、例えば、時刻ｔ、において第１の相の符号
器１１１の第２の加算器１８．により、信号（ｎ、２）
のための予測値が発生される。この予測値は第１の１サ
ンプル遅延素子１６１からの信号（ｎ、 １）及び線
Ｉ９を経て送られて来る信号（ｎ−１，２）の和から第
２の１サンプル遅延素子１７．からの信号（ｎ−１，１
）を差し引いて発生される。この予測値が減算器１３１
においてそこへの入力信号（ｎ、２）から差し引かれ、
量子化器１４．へ供給されてそこから予測誤差信号が発
生される。この予測誤差信号は予測値と第１の加算器１
５１で加算され、そして第１の１サンプル遅延素子１６
１で１サンプル期間遅延され、信号（ｎ、２）が発生さ
れる。この信号（ｎ、２）が発生される時刻には、線１
９上には信号（ｎ −１，３）が発生され、第２の１サ
ンプル遅延素子１７１からは信号（ｎ−１，２）が発生
されているから、第２の加算器１８１からは信号（ｎ、
３）のための予測値が発生されることとなり、上述と同
様にして時刻ｔ２の予測誤差信号が量子化器１４．から
発生されることになる。以下同様にして、時刻ｔ３＋
ｔ４＋ ・・・における予測誤差信号が符号器１０
．で発生される。
器１１１の第２の加算器１８．により、信号（ｎ、２）
のための予測値が発生される。この予測値は第１の１サ
ンプル遅延素子１６１からの信号（ｎ、 １）及び線
Ｉ９を経て送られて来る信号（ｎ−１，２）の和から第
２の１サンプル遅延素子１７．からの信号（ｎ−１，１
）を差し引いて発生される。この予測値が減算器１３１
においてそこへの入力信号（ｎ、２）から差し引かれ、
量子化器１４．へ供給されてそこから予測誤差信号が発
生される。この予測誤差信号は予測値と第１の加算器１
５１で加算され、そして第１の１サンプル遅延素子１６
１で１サンプル期間遅延され、信号（ｎ、２）が発生さ
れる。この信号（ｎ、２）が発生される時刻には、線１
９上には信号（ｎ −１，３）が発生され、第２の１サ
ンプル遅延素子１７１からは信号（ｎ−１，２）が発生
されているから、第２の加算器１８１からは信号（ｎ、
３）のための予測値が発生されることとなり、上述と同
様にして時刻ｔ２の予測誤差信号が量子化器１４．から
発生されることになる。以下同様にして、時刻ｔ３＋
ｔ４＋ ・・・における予測誤差信号が符号器１０
．で発生される。
又、時刻ｔ２において第２の相の符号器１１２の第２の
加算器１８２により、信号（ｎ＋１．２）のための予測
値が発生される。この予測値は第１の１サンプル遅延素
子１６２からの信号（ｎ＋１゜１）及び第１の１サンプ
ル遅延素子１６．から送られて来る信号（ｎ、 １）
の和から第２の１サンプル遅延素子１７２からの信号（
ｎ、２）を差し引いて発生される。この予測値が減算器
１３２においてそこへの入力信号（ｎ＋１．２）から差
し引かれ、量子化器１４□へ供給されてそこから予測誤
差信号が発生される。この予測誤差信号は予測値と第１
の加算器１５ａで加算され、そして第１の１サンプル遅
延素子１６２で１サンプル期間遅延され、信号（ｎ＋１
．２）が発生される。この信号（ｎ＋１．２）が発生さ
れる時刻には、第１の１サンプル遅延素子１６１から信
号（ｎ、２）が送られて来ると共に第２の１サンプル遅
延素子１７２からは信号（ｎ、３）が発生されているか
ら、第２の加算器１８２から信号（ｎ＋ｉ、３）のため
の予測値が発生されることとなり、上述と同様にして時
刻ｔ３の予測誤差信号が量子器１４２から発生されるこ
とになる。以降の各時刻における予測誤差信号の発生態
様も同様である。
加算器１８２により、信号（ｎ＋１．２）のための予測
値が発生される。この予測値は第１の１サンプル遅延素
子１６２からの信号（ｎ＋１゜１）及び第１の１サンプ
ル遅延素子１６．から送られて来る信号（ｎ、 １）
の和から第２の１サンプル遅延素子１７２からの信号（
ｎ、２）を差し引いて発生される。この予測値が減算器
１３２においてそこへの入力信号（ｎ＋１．２）から差
し引かれ、量子化器１４□へ供給されてそこから予測誤
差信号が発生される。この予測誤差信号は予測値と第１
の加算器１５ａで加算され、そして第１の１サンプル遅
延素子１６２で１サンプル期間遅延され、信号（ｎ＋１
．２）が発生される。この信号（ｎ＋１．２）が発生さ
れる時刻には、第１の１サンプル遅延素子１６１から信
号（ｎ、２）が送られて来ると共に第２の１サンプル遅
延素子１７２からは信号（ｎ、３）が発生されているか
ら、第２の加算器１８２から信号（ｎ＋ｉ、３）のため
の予測値が発生されることとなり、上述と同様にして時
刻ｔ３の予測誤差信号が量子器１４２から発生されるこ
とになる。以降の各時刻における予測誤差信号の発生態
様も同様である。
この第２の相における予測誤差信号の発生態様は第３及
び第４の相においても同様である。例えば、時刻ｔ３に
おける第３の相の予測誤差信号は〔（信号（ｎ＋２．１
）子信号（ｎ＋１，１））−信号（ｎ＋１．２））で表
される予測値を信号（ｎ＋２．２）から差し引き、その
信号を量子化することによって発生される。又、時刻ｔ
４における第４の相の予測誤差信号は（（信号（ｎ＋３
゜１）子信号（ｎ＋２．１）） −信号（ｎ＋２．２）
〕で表される予測値を信号（ｎ＋３．２）から差し引き
、その信号を量子化することによって発生される。
び第４の相においても同様である。例えば、時刻ｔ３に
おける第３の相の予測誤差信号は〔（信号（ｎ＋２．１
）子信号（ｎ＋１，１））−信号（ｎ＋１．２））で表
される予測値を信号（ｎ＋２．２）から差し引き、その
信号を量子化することによって発生される。又、時刻ｔ
４における第４の相の予測誤差信号は（（信号（ｎ＋３
゜１）子信号（ｎ＋２．１）） −信号（ｎ＋２．２）
〕で表される予測値を信号（ｎ＋３．２）から差し引き
、その信号を量子化することによって発生される。
なお、上記実施例においては、画像信号を４相展開する
場合について説明したが、他の多相展開の場合も同様に
本発明を通用し得る。又、４走査線中１走査線について
ＰＣＭ符号化する或いは同一走査線上の値だけを予測値
とする場合には、入力信号について１走査線分の遅延を
持たない４相の信号で予測回路を構成することができる
。又、前走査線の直上値の前値と同一走査線の前値を予
測値とする場合は、４相の入力値を各々１サンプルタイ
ムずつ遅延させる必要はない。
場合について説明したが、他の多相展開の場合も同様に
本発明を通用し得る。又、４走査線中１走査線について
ＰＣＭ符号化する或いは同一走査線上の値だけを予測値
とする場合には、入力信号について１走査線分の遅延を
持たない４相の信号で予測回路を構成することができる
。又、前走査線の直上値の前値と同一走査線の前値を予
測値とする場合は、４相の入力値を各々１サンプルタイ
ムずつ遅延させる必要はない。
以上説明したように本発明によれば、人力信号をｍ相に
展開して相毎に予測符号化処理を行ないつつ、その処理
の結果得られる信号を予め決められた相間で次の予測符
号化時刻での予測符号化に必要な信号を発生するように
しているがら、低速の演算素子を用いて超高速信号の予
測符号化を小゛ さな回路規模で行なうことができる
。
展開して相毎に予測符号化処理を行ないつつ、その処理
の結果得られる信号を予め決められた相間で次の予測符
号化時刻での予測符号化に必要な信号を発生するように
しているがら、低速の演算素子を用いて超高速信号の予
測符号化を小゛ さな回路規模で行なうことができる
。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す図、
第３図は本発明実施例の説明に供するタイムチャート、
第４図は従来方式を示す図である。
第１図において、
２、・・・２ｍは減算器、
３１ ・・・３ｍは量子化器、
４１ ・・・４ｒｒｌは予測値発生回路、５１ ・・・
５ｍは予測値発生用信号発生回路である。 タイム−８−イード 第３図 ＜鴨
５ｍは予測値発生用信号発生回路である。 タイム−８−イード 第３図 ＜鴨
Claims (1)
- 【特許請求の範囲】 ｍ相に展開された単位時系列入力信号列の各相毎に、 対応する単位時系列相入力信号から予測値を差し引く減
算器（２＿１、２＿２、…２ｍ）と、減算器出力信号を
量子化する量子化器（３＿１、３＿２、…３ｍ）と、 予測値を対応する減算器へ供給する予測値発生回路（４
＿１、４＿２、…４ｍ）と、 予測値発生用信号を対応する予測値発生回路へ供給する
予測値発生用信号発生回路（５＿１、５＿２、…５ｍ）
とを設け、 各予測値発生用信号発生回路は当該相の予測値発生回路
及び量子化器の出力信号の供給を受けるほか、当該相に
予め決められた相関係を有する相の予測値発生用信号発
生回路の予測値発生用信号のうちの、当該相の予測値発
生用信号を発生するのに役立つ信号となり得る信号の供
給を受けるように構成したことを特徴とする並列処理型
平面予測回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131385A JPH07114369B2 (ja) | 1985-08-30 | 1985-08-30 | 並列処理型平面予測回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131385A JPH07114369B2 (ja) | 1985-08-30 | 1985-08-30 | 並列処理型平面予測回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251830A true JPS6251830A (ja) | 1987-03-06 |
| JPH07114369B2 JPH07114369B2 (ja) | 1995-12-06 |
Family
ID=16272476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19131385A Expired - Lifetime JPH07114369B2 (ja) | 1985-08-30 | 1985-08-30 | 並列処理型平面予測回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114369B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116268A (ja) * | 1988-10-25 | 1990-04-27 | Canon Inc | 符号化装置 |
| EP0592351A2 (en) * | 1992-09-30 | 1994-04-13 | GOLDSTAR CO. Ltd. | Image decoder |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6451221B2 (ja) * | 2014-10-31 | 2019-01-16 | 株式会社リコー | 画像処理装置及び画像処理方法 |
Citations (2)
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| JPS5122333A (ja) * | 1974-08-20 | 1976-02-23 | Oki Electric Ind Co Ltd | |
| JPS5721174A (en) * | 1980-07-14 | 1982-02-03 | Mitsubishi Electric Corp | Data converter and its inverter |
-
1985
- 1985-08-30 JP JP19131385A patent/JPH07114369B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JPH02116268A (ja) * | 1988-10-25 | 1990-04-27 | Canon Inc | 符号化装置 |
| EP0592351A2 (en) * | 1992-09-30 | 1994-04-13 | GOLDSTAR CO. Ltd. | Image decoder |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07114369B2 (ja) | 1995-12-06 |
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