JPS61264823A - 差分符号器 - Google Patents
差分符号器Info
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- JPS61264823A JPS61264823A JP60104948A JP10494885A JPS61264823A JP S61264823 A JPS61264823 A JP S61264823A JP 60104948 A JP60104948 A JP 60104948A JP 10494885 A JP10494885 A JP 10494885A JP S61264823 A JPS61264823 A JP S61264823A
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- Japan
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- input
- adder
- quantizer
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3044—Conversion to or from differential modulation with several bits only, i.e. the difference between successive samples being coded by more than one bit, e.g. differential pulse code modulation [DPCM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/004—Predictors, e.g. intraframe, interframe coding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、動作速度の高速化を図った高速動作形の差分
パルス符号変調方式（Ｄ Ｐ ＣＭ）用の符号器に関す
る。本発明に係るＤＰＣＭ符号器は、例えば画像帯域圧
縮装置等に用いることができ、かかる帯域圧縮を行う場
合にはＤＰＣＭ符号器の動作速度を高速化できることが
強く望まれている。
パルス符号変調方式（Ｄ Ｐ ＣＭ）用の符号器に関す
る。本発明に係るＤＰＣＭ符号器は、例えば画像帯域圧
縮装置等に用いることができ、かかる帯域圧縮を行う場
合にはＤＰＣＭ符号器の動作速度を高速化できることが
強く望まれている。
従来形のＤＰＣＭ符号器のブロック構成が第４図に示さ
れる。第４図において、１は減算器、２はフリップフロ
ップからなる遅延素子、３は量子化器、４は加算器、５
は予測係数Ｐ（例えばＡ）を乗算する乗算器、６はフリ
ップフロップからなる遅延素子である。
れる。第４図において、１は減算器、２はフリップフロ
ップからなる遅延素子、３は量子化器、４は加算器、５
は予測係数Ｐ（例えばＡ）を乗算する乗算器、６はフリ
ップフロップからなる遅延素子である。
第４図のＤＰＣＭ符号器の動作を以下に説明する。入力
するＰＣＭ信号と予測値との差を減算器１にて求め、こ
れを遅延素子２にて遅延させ、量子化器３にて量子化し
てＤＰＣＭ信号を出力する。
するＰＣＭ信号と予測値との差を減算器１にて求め、こ
れを遅延素子２にて遅延させ、量子化器３にて量子化し
てＤＰＣＭ信号を出力する。
一方、このＤＰＣＭ信号は加算器４にも入力され、加算
器４にて１標本化周期前の予測値と加算される。加算器
４の出力に予測係数Ｐを乗算器５にて乗じて予測値を求
めるとともに、遅延素子６にて該予測値を遅延させて上
述の１標本化周期前の予測値を加算器に入力してＤＰＣ
Ｍ信号と加算する。
器４にて１標本化周期前の予測値と加算される。加算器
４の出力に予測係数Ｐを乗算器５にて乗じて予測値を求
めるとともに、遅延素子６にて該予測値を遅延させて上
述の１標本化周期前の予測値を加算器に入力してＤＰＣ
Ｍ信号と加算する。
従来形のＤＰＣＭ符号器はその動作速度が遅延素子２、
量子化器３、加算器４、乗算器５および減算器１のクリ
チカルループで定まり、動作速度が遅いという問題点が
ある。特に画像信号を扱う場合、１標本化周期は例えば
約１００ ｎ５ｅｃ程度となるので、ＤＰＣＭ符号器の
一層の高速化が望まれる。
量子化器３、加算器４、乗算器５および減算器１のクリ
チカルループで定まり、動作速度が遅いという問題点が
ある。特に画像信号を扱う場合、１標本化周期は例えば
約１００ ｎ５ｅｃ程度となるので、ＤＰＣＭ符号器の
一層の高速化が望まれる。
この高速化を実現するＤＰＣＭ符号器として本出願人に
よる特願昭５９−８５０４で提案された高速ＤＰＣＭ符
号器がある。この高速ＤＰＣＭ符号器のブロック構成が
第Ｓ図に示される。第５図中、第４図と同一参照符号が
付されたブロックは第４図のブロックと同一機能を有し
ている。第４図の従来形との相違点として、減算器１の
代わりに３入力２出力ディジタル・ディジタル（Ｄ／Ｄ
）変換器７および加算器８が用いられ、また量子化器３
から出力されるＤＰＣＭ信号出力は乗算器９を通って反
転して３入力２出力Ｄ／Ｄ変換器７の入力端子の一つに
入力され、該３入力２出力Ｄ／Ｄ変換器７の他の一つの
入力端子には遅延素子６の出力信号が乗算器１０を通し
て反転して導かれ、残りの一つの入力端子にＰＣＭ信号
が入力されていることである。なお、乗算器９．１０は
予測係数がＰであり、Ｐの具体値としては例えば％が選
ばれる。
よる特願昭５９−８５０４で提案された高速ＤＰＣＭ符
号器がある。この高速ＤＰＣＭ符号器のブロック構成が
第Ｓ図に示される。第５図中、第４図と同一参照符号が
付されたブロックは第４図のブロックと同一機能を有し
ている。第４図の従来形との相違点として、減算器１の
代わりに３入力２出力ディジタル・ディジタル（Ｄ／Ｄ
）変換器７および加算器８が用いられ、また量子化器３
から出力されるＤＰＣＭ信号出力は乗算器９を通って反
転して３入力２出力Ｄ／Ｄ変換器７の入力端子の一つに
入力され、該３入力２出力Ｄ／Ｄ変換器７の他の一つの
入力端子には遅延素子６の出力信号が乗算器１０を通し
て反転して導かれ、残りの一つの入力端子にＰＣＭ信号
が入力されていることである。なお、乗算器９．１０は
予測係数がＰであり、Ｐの具体値としては例えば％が選
ばれる。
この第５図のＤＰＣＭ符号器では、量子化器３の出力の
ＤＰＣＭ信号は乗算器９にて予測係数Ｐが乗算されて３
入力２出力Ｄ／Ｄ変換器７に入力し、また遅延素子６の
出力である１標本化周期前の値は乗算器１０にて予測係
数Ｐを乗算されて３入力２出力Ｄ／Ｄ変換器７に入力し
、３入力２出力Ｄ／Ｄ変換器７に入力されているＰＣＭ
信号との差を求めて２出力に変換され、この出力は加算
器８にて加算され、遅延素子２を介して量子化器３に入
力し、量子化されたＤＰＣＭ信号を出力するようにして
いる。この第５図のＤＰＣＭ符号器の場合、動作速度を
決定するクリチカルパスは遅延素子２、量子化器３、乗
算器９．３入力２出力Ｄ／Ｄ変換器７、および加算器８
となり、第３図の従来形のクリチカルパスと比較すると
、加算器８と加算器４とは動作速度がほぼ等しく、３入
力２出力Ｄ／Ｄ変換器７は減算器１よりも動作速度が速
いので、結局、装置の高速化をはかることができる。
ＤＰＣＭ信号は乗算器９にて予測係数Ｐが乗算されて３
入力２出力Ｄ／Ｄ変換器７に入力し、また遅延素子６の
出力である１標本化周期前の値は乗算器１０にて予測係
数Ｐを乗算されて３入力２出力Ｄ／Ｄ変換器７に入力し
、３入力２出力Ｄ／Ｄ変換器７に入力されているＰＣＭ
信号との差を求めて２出力に変換され、この出力は加算
器８にて加算され、遅延素子２を介して量子化器３に入
力し、量子化されたＤＰＣＭ信号を出力するようにして
いる。この第５図のＤＰＣＭ符号器の場合、動作速度を
決定するクリチカルパスは遅延素子２、量子化器３、乗
算器９．３入力２出力Ｄ／Ｄ変換器７、および加算器８
となり、第３図の従来形のクリチカルパスと比較すると
、加算器８と加算器４とは動作速度がほぼ等しく、３入
力２出力Ｄ／Ｄ変換器７は減算器１よりも動作速度が速
いので、結局、装置の高速化をはかることができる。
なお、第４図の符号器と第５図の符号器は原理的には等
価の動作をするものである。すなわち、いま入力される
ＰＣＭ信号をａ、遅延素子２への入力信号をｅ、量子化
器３から出力されるＤＰＣＭ信号をＣ１遅延素子６の出
力信号をｂとすると、第４図では、 ｅ−ａ−Ｐ （ｂ＋ｃ） −−（１１の関係にあり、
一方、第５図では、 ｅ ＝ ａ −Ｐ Ｘ ｂ −Ｐ Ｘ ｃ −（２）
の関係にあり、（１）および（２）式より両者が等価な
回路であることは明らかである。
価の動作をするものである。すなわち、いま入力される
ＰＣＭ信号をａ、遅延素子２への入力信号をｅ、量子化
器３から出力されるＤＰＣＭ信号をＣ１遅延素子６の出
力信号をｂとすると、第４図では、 ｅ−ａ−Ｐ （ｂ＋ｃ） −−（１１の関係にあり、
一方、第５図では、 ｅ ＝ ａ −Ｐ Ｘ ｂ −Ｐ Ｘ ｃ −（２）
の関係にあり、（１）および（２）式より両者が等価な
回路であることは明らかである。
この第５図のＤＰＣＭ符号器は第４図のものよりは高速
化が図られているが、さらに一層の高速化が望まれてい
る。
化が図られているが、さらに一層の高速化が望まれてい
る。
したがって本発明の目的は、ＤＰＣＭ符号器の一層の高
速化を図ることにある。
速化を図ることにある。
〔問題点を解決す４ための手段〕
上述の問題点を解決するために、第１図の本発明に係る
原理ブロレク図に示されるように、本発明の高速動作形
のＤＰＣＭ符号器においては、３個の入力端子と２個の
出力端子とを有し、第１の入力端子にはパルス符号変調
信号が導かれる３入力２出力ディジタル・ディジタル変
換器１０１、該３入力２出力ディジタル・ディジタル変
換器の二つの出力信号を加算する第１の加算器１０２、
該第１゛の加算器の加算出力信号が導かれる量子化器１
０３であって、該加算出力信号から量子化差分パルス符
号変調信号を発生して第１の出力信号とし、該量子化差
分パルス符号変調信号に予測係数を乗算したものを第２
の出力信号とする機能を備えるもの、該量子化器の第１
の出力信号を１標本化周期遅延させる第１の遅延素子１
０４、該量子化器の第２の出力信号を１標本化周期遅延
させる第２の遅延素子１０５であって、その出力信号が
該３入力２出力ディジタル・ディジタル変換器の第２の
入力端子に導かれるもの、該第１の遅延素子の出力信号
と、該第１の遅延素子の出力信号に予測係数を乗算した
後に１標本化周期遅延させた信号とを加算する加算器を
含むループにより予測値を求める予測値検出ルー１１０
６、および、該予測値検出ループの加算器の出力信号に
予測係数の二乗を乗算した後に１標本化周期遅延させて
該３入力２出力ディジタル・ディジタル変換器の第３の
入力端子に導く回路１０７が備えられる。
原理ブロレク図に示されるように、本発明の高速動作形
のＤＰＣＭ符号器においては、３個の入力端子と２個の
出力端子とを有し、第１の入力端子にはパルス符号変調
信号が導かれる３入力２出力ディジタル・ディジタル変
換器１０１、該３入力２出力ディジタル・ディジタル変
換器の二つの出力信号を加算する第１の加算器１０２、
該第１゛の加算器の加算出力信号が導かれる量子化器１
０３であって、該加算出力信号から量子化差分パルス符
号変調信号を発生して第１の出力信号とし、該量子化差
分パルス符号変調信号に予測係数を乗算したものを第２
の出力信号とする機能を備えるもの、該量子化器の第１
の出力信号を１標本化周期遅延させる第１の遅延素子１
０４、該量子化器の第２の出力信号を１標本化周期遅延
させる第２の遅延素子１０５であって、その出力信号が
該３入力２出力ディジタル・ディジタル変換器の第２の
入力端子に導かれるもの、該第１の遅延素子の出力信号
と、該第１の遅延素子の出力信号に予測係数を乗算した
後に１標本化周期遅延させた信号とを加算する加算器を
含むループにより予測値を求める予測値検出ルー１１０
６、および、該予測値検出ループの加算器の出力信号に
予測係数の二乗を乗算した後に１標本化周期遅延させて
該３入力２出力ディジタル・ディジタル変換器の第３の
入力端子に導く回路１０７が備えられる。
本発明の好適な実施態様においては、上述の量子化器１
０３はＲＯＭＸＲＡＭまたはＰＬＡのいずれかによって
構成することが可能である。
０３はＲＯＭＸＲＡＭまたはＰＬＡのいずれかによって
構成することが可能である。
本発明の高速動作形のＤＰＣＭ符号器は、従来形のもの
に比べて量子化器と遅延素子との配置順序を逆にして更
に量子化器に量子化ＤＰＣＭ信号を発生する機能と該量
子化ＤＰＣＭ信号に予測係数を乗算する機能とを持たせ
、それによりそのクリチカルパスが第２の遅延素子１０
５．３入力２出力Ｄ／Ｄ変換器１０１、加算器１０２お
よび量子化器１０３で決定されるようにしており、第５
図のＤＰＣＭ符号器と比べてクリチカルパス中の乗算器
９が省略され、結果としてこの乗算器９で生じていた遅
延時間分だけ動作速度の高速化が図られる。
に比べて量子化器と遅延素子との配置順序を逆にして更
に量子化器に量子化ＤＰＣＭ信号を発生する機能と該量
子化ＤＰＣＭ信号に予測係数を乗算する機能とを持たせ
、それによりそのクリチカルパスが第２の遅延素子１０
５．３入力２出力Ｄ／Ｄ変換器１０１、加算器１０２お
よび量子化器１０３で決定されるようにしており、第５
図のＤＰＣＭ符号器と比べてクリチカルパス中の乗算器
９が省略され、結果としてこの乗算器９で生じていた遅
延時間分だけ動作速度の高速化が図られる。
以下、図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例としての高速動作形のＤＰＣ
Ｍ符号器を示すブロック図である。第２図において、３
入力２出力Ｄ／Ｄ変換器７はその入力端子の一つに８ビ
ツトのＰＣＭ信号が入力され、二つの出力信号を加算器
８に送出する。加算器８はその加算出力信号を量子化器
１１に送出する。量子化器１１は入力された加算出力信
号から量子化ＤＰＣＭ信号を発生する機能を有する量子
化機能部分１１１と該量子化ＤＰＣＭ信号に予測係数Ｐ
を乗算する乗算機能部分１１２とを備えている。この量
子化器１１は例えばＲＯＭまたはＲＡＭ等の半導体記憶
装置、あるいはＰＬＡ （プログラム・ロジック・アレ
ー）等によって構成することが可能である。
Ｍ符号器を示すブロック図である。第２図において、３
入力２出力Ｄ／Ｄ変換器７はその入力端子の一つに８ビ
ツトのＰＣＭ信号が入力され、二つの出力信号を加算器
８に送出する。加算器８はその加算出力信号を量子化器
１１に送出する。量子化器１１は入力された加算出力信
号から量子化ＤＰＣＭ信号を発生する機能を有する量子
化機能部分１１１と該量子化ＤＰＣＭ信号に予測係数Ｐ
を乗算する乗算機能部分１１２とを備えている。この量
子化器１１は例えばＲＯＭまたはＲＡＭ等の半導体記憶
装置、あるいはＰＬＡ （プログラム・ロジック・アレ
ー）等によって構成することが可能である。
量子化機能部分１１１からの量子化ＤＰＣＭ信号は入力
信号を１標本化周期遅延させるフリップフロップからな
る遅延素子１２に導かれる。一方、乗算機能部分１１２
からの出力信号は同じ（入力信号を１標本化周期遅延さ
せるフリップフロップからなる遅延素子１３に導かれ、
該遅延素子１３の出力信号は３入力２出力Ｄ／Ｄ変換器
７の入力端子の一つに導かれる。遅延素子工２のＤＰＣ
Ｍ出力信号は図示しない送信装置に送出されるとともに
、加算器４の加算入力端子に導かれる。
信号を１標本化周期遅延させるフリップフロップからな
る遅延素子１２に導かれる。一方、乗算機能部分１１２
からの出力信号は同じ（入力信号を１標本化周期遅延さ
せるフリップフロップからなる遅延素子１３に導かれ、
該遅延素子１３の出力信号は３入力２出力Ｄ／Ｄ変換器
７の入力端子の一つに導かれる。遅延素子工２のＤＰＣ
Ｍ出力信号は図示しない送信装置に送出されるとともに
、加算器４の加算入力端子に導かれる。
加算器４の他の加算入力端子には該加算器４の出力信号
に乗算器５で予測係数Ｐを乗算した値をフリップフロッ
プからなる遅延素子６で１標本化周期遅延させた信号が
導かれており、それにより加算器４からは予測値が出力
される。この加算器４、乗算器５および遅延素子６は予
測値検出ループを構成するものである。加算器４からの
予測値は乗算器’１４で予測係数Ｐノを乗算された後に
１標本化周期の遅延を作るフリップフロップからなる遅
延素子１５を介して３入力２出力Ｄ／Ｄ変換器７の残り
の一つの入力端子に導かれる。
に乗算器５で予測係数Ｐを乗算した値をフリップフロッ
プからなる遅延素子６で１標本化周期遅延させた信号が
導かれており、それにより加算器４からは予測値が出力
される。この加算器４、乗算器５および遅延素子６は予
測値検出ループを構成するものである。加算器４からの
予測値は乗算器’１４で予測係数Ｐノを乗算された後に
１標本化周期の遅延を作るフリップフロップからなる遅
延素子１５を介して３入力２出力Ｄ／Ｄ変換器７の残り
の一つの入力端子に導かれる。
第３図には第２図における３入力２出力Ｄ／Ｄ変換器７
および加算器８の詳細な回路構成が示される。第２図中
、７ａ〜７ｈ、８ａ〜８１はそれぞれ３入力２出力Ｄ／
Ｄ変換器７および加算器８を構成する全加算器である。
および加算器８の詳細な回路構成が示される。第２図中
、７ａ〜７ｈ、８ａ〜８１はそれぞれ３入力２出力Ｄ／
Ｄ変換器７および加算器８を構成する全加算器である。
この実施例ではＰＣＭ信号を８ビツトのＡ７〜ＡＯとし
、遅延素、子１３．１５からの７ビツトの出力信号をそ
れぞれ８６〜ＢＯ２Ｃ６〜ＣＯとしている。２入力１出
力の全加算器７３〜７ｈはそのキャリー入力にＡＯ−Ａ
７の信号がそれぞれ入力され、２入力には８６〜ＢＯ，
Ｃ６〜ＣＯの信号が反転して−それぞれ入力される。た
だし、ＭＳＢの全加算器７ｈにはＢ６、Ｃ６の信号が入
力する。全加算器７ａ〜７ｈの出力は全加算器８ａ〜８
１に入力するが、ただしＬＳＢの全加算器８ａはその一
方の入力がアースに接続され、そのキャリー入力にはＨ
”レベルが印加される。また全加算器７ａ〜７ｈのキャ
リー出力は全加算器８ｂ〜８１にそれぞれ入力する。全
加算器８ａ〜８ｈのキャリー出力は全加算器８ｂ〜８１
にそれぞれ入力し、その出力は量子化器１１に入力され
る。
、遅延素、子１３．１５からの７ビツトの出力信号をそ
れぞれ８６〜ＢＯ２Ｃ６〜ＣＯとしている。２入力１出
力の全加算器７３〜７ｈはそのキャリー入力にＡＯ−Ａ
７の信号がそれぞれ入力され、２入力には８６〜ＢＯ，
Ｃ６〜ＣＯの信号が反転して−それぞれ入力される。た
だし、ＭＳＢの全加算器７ｈにはＢ６、Ｃ６の信号が入
力する。全加算器７ａ〜７ｈの出力は全加算器８ａ〜８
１に入力するが、ただしＬＳＢの全加算器８ａはその一
方の入力がアースに接続され、そのキャリー入力にはＨ
”レベルが印加される。また全加算器７ａ〜７ｈのキャ
リー出力は全加算器８ｂ〜８１にそれぞれ入力する。全
加算器８ａ〜８ｈのキャリー出力は全加算器８ｂ〜８１
にそれぞれ入力し、その出力は量子化器１１に入力され
る。
上述の本実施例装置を前述の第５図の装置と比較すると
、第２図の量子化器１１は第５図の量子化器３と乗算器
９の機能を一体化しており、そして遅延素子の入力側に
配置されていること、第２図の乗算器１４は遅延素子６
の入力側に配置されるとともに予測係数をＰ２として第
５図の乗算器５と乗算器１０の機能を一体化しているこ
とが相−達する。
、第２図の量子化器１１は第５図の量子化器３と乗算器
９の機能を一体化しており、そして遅延素子の入力側に
配置されていること、第２図の乗算器１４は遅延素子６
の入力側に配置されるとともに予測係数をＰ２として第
５図の乗算器５と乗算器１０の機能を一体化しているこ
とが相−達する。
このように構成すると、第２図のＤＰＣＭ符号器のクリ
チカルバスは、遅延素子１３．３入力２出力Ｄ／Ｄ変換
器７、加算器８および量子化器１１によって定まり、し
たがって第５図のＤＰＣＭ符号器に比べて乗算器９が省
略される。この結果、量子化器３と量子化器１１の動作
速度が同じと考えられるとき乗算器９で生じていた遅延
時間分だけ動作速度の高速化が図られることになる。
チカルバスは、遅延素子１３．３入力２出力Ｄ／Ｄ変換
器７、加算器８および量子化器１１によって定まり、し
たがって第５図のＤＰＣＭ符号器に比べて乗算器９が省
略される。この結果、量子化器３と量子化器１１の動作
速度が同じと考えられるとき乗算器９で生じていた遅延
時間分だけ動作速度の高速化が図られることになる。
本発明の実施にあたっては種々の変更態様が可能である
。例えば本実施例装置では量子化器１１とフリップフロ
ップからなる遅延素子１２．１３とを別々のブーロック
として説明したが、これに限らず例えばフリップフロッ
プと一体的に構成されているレジステンＦＲＯＭを用い
れば遅延素子１２．１３を量子化器と別体的に設けなく
ともよく、量子化器中にその機能を含ませることも可能
である。
。例えば本実施例装置では量子化器１１とフリップフロ
ップからなる遅延素子１２．１３とを別々のブーロック
として説明したが、これに限らず例えばフリップフロッ
プと一体的に構成されているレジステンＦＲＯＭを用い
れば遅延素子１２．１３を量子化器と別体的に設けなく
ともよく、量子化器中にその機能を含ませることも可能
である。
本発明によれば、ＤＰＣＭ符号器の動作速度を一層高速
化することが可能となる。
化することが可能となる。
第１図は本発明に係る原理ブロック図、第２図は本発明
の一実施例としての高速動作形のＤＰＣＭ符号器を示す
ブロック図、第３図は第２図における３入力２出力Ｄ／
Ｄ変換器７および加算器８の詳細なブロック図、第４図
は従来形のＤＰＣＭ符号器のブロック図、第５図は先に
本出願人により提案された高速動作形のＤＰＣＭ符号器
のブロック図である。 １・・・減算器１． ２．６．１２．１３．１５・・・遅延素子、３．１１・
・・量子化器、 ４・・・加算器、５．９．１０．１
４・・・乗算器、 ７・・・３入力２出力Ｄ／Ｄ変換器、 ８・・・加算器。 本発明の原理ブロック図 第１図 本発明の実施例のブロック図 第２図における変換器７および加算器８のブロック図第
３図 す 従来形のＤＰＣＭ符号器のブロック図 第４図 つ １例としてのＤＰＣＭ符号器のブロック図第５図 手続補正書 昭和６１年６月ノ乙日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年特許願第１０４９４８号 ２、発明の名称 差分符号器 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 （１）明細書の「発明の詳細な説明」 （２）図面（第３図） ６、補正の内容 （１）明細書第１１頁第６行の「予測係数Ｐ、／Ｊを「
予測係数Ｐ２Ｊと補正する。 （２）図面第３図を別紙のとおりに補正する。 ７、添付書類の目録 図面（第３図） １通第２図におけ
る変換器７および加算器８のブロック図第３図
の一実施例としての高速動作形のＤＰＣＭ符号器を示す
ブロック図、第３図は第２図における３入力２出力Ｄ／
Ｄ変換器７および加算器８の詳細なブロック図、第４図
は従来形のＤＰＣＭ符号器のブロック図、第５図は先に
本出願人により提案された高速動作形のＤＰＣＭ符号器
のブロック図である。 １・・・減算器１． ２．６．１２．１３．１５・・・遅延素子、３．１１・
・・量子化器、 ４・・・加算器、５．９．１０．１
４・・・乗算器、 ７・・・３入力２出力Ｄ／Ｄ変換器、 ８・・・加算器。 本発明の原理ブロック図 第１図 本発明の実施例のブロック図 第２図における変換器７および加算器８のブロック図第
３図 す 従来形のＤＰＣＭ符号器のブロック図 第４図 つ １例としてのＤＰＣＭ符号器のブロック図第５図 手続補正書 昭和６１年６月ノ乙日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年特許願第１０４９４８号 ２、発明の名称 差分符号器 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 （１）明細書の「発明の詳細な説明」 （２）図面（第３図） ６、補正の内容 （１）明細書第１１頁第６行の「予測係数Ｐ、／Ｊを「
予測係数Ｐ２Ｊと補正する。 （２）図面第３図を別紙のとおりに補正する。 ７、添付書類の目録 図面（第３図） １通第２図におけ
る変換器７および加算器８のブロック図第３図
Claims (1)
- 【特許請求の範囲】 １、３個の入力端子と２個の出力端子とを有し、第１の
入力端子にはパルス符号変調信号が導かれる３入力２出
力ディジタル・ディジタル変換器（１０１）、 該３入力２出力ディジタル・ディジタル変換器の二つの
出力信号を加算する第１の加算器 （１０２）、 該第１の加算器の加算出力信号が導かれる量子化器（１
０３）であって、該加算出力信号から量子化差分パルス
符号変調信号を発生して第１の出力信号とし、該量子化
差分パルス符号変調信号に予測係数を乗算したものを第
２の出力信号とする機能を備えるもの、 該量子化器の第１の出力信号を１標本化周期遅延させる
第１の遅延素子（１０４）、 該量子化器の第２の出力信号を１標本化周期遅延させる
第２の遅延素子（１０５）であって、その出力信号が該
３入力２出力ディジタル・ディジタル変換器の第２の入
力端子に導かれるもの、該第１の遅延素子の出力信号と
、該第１の遅延素子の出力信号に予測係数を乗算した後
に１標本化周期遅延させた信号とを加算する加算器を含
むループにより予測値を求める予測値検出ループ（１０
６）、および、 該予測値検出ループの加算器の出力信号に予測係数の二
乗を乗算した後に１標本化周期遅延させて該３入力２出
力ディジタル・ディジタル変換器の第３の入力端子に導
く回路（１０７）、 を備えた差分符号器。 ２、前記量子化器（１１）はＲＯＭ、ＲＡＭ、またはＰ
ＬＡのいずれかによって構成される特許請求の範囲第１
項に記載の差分符号器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10494885A JPH0239138B2 (ja) | 1985-05-18 | 1985-05-18 | Sabunfugoki |
| EP85110978A EP0173983B1 (en) | 1984-08-30 | 1985-08-30 | Differential coding circuit |
| KR1019850006333A KR890004441B1 (ko) | 1984-08-30 | 1985-08-30 | 차동 코딩 회로 |
| CA000489802A CA1338767C (en) | 1984-08-30 | 1985-08-30 | Differential coding circuit |
| DE8585110978T DE3586932T2 (de) | 1984-08-30 | 1985-08-30 | Differentielle kodierungsschaltung. |
| US07/049,048 US4771439A (en) | 1984-08-30 | 1987-05-12 | Differential coding circuit with reduced critical path applicable to DPCM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10494885A JPH0239138B2 (ja) | 1985-05-18 | 1985-05-18 | Sabunfugoki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61264823A true JPS61264823A (ja) | 1986-11-22 |
| JPH0239138B2 JPH0239138B2 (ja) | 1990-09-04 |
Family
ID=14394316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10494885A Expired - Lifetime JPH0239138B2 (ja) | 1984-08-30 | 1985-05-18 | Sabunfugoki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239138B2 (ja) |
-
1985
- 1985-05-18 JP JP10494885A patent/JPH0239138B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239138B2 (ja) | 1990-09-04 |
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