KR890004441B1 - 차동 코딩 회로 - Google Patents

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KR890004441B1
KR890004441B1 KR1019850006333A KR850006333A KR890004441B1 KR 890004441 B1 KR890004441 B1 KR 890004441B1 KR 1019850006333 A KR1019850006333 A KR 1019850006333A KR 850006333 A KR850006333 A KR 850006333A KR 890004441 B1 KR890004441 B1 KR 890004441B1
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다께시 오까자끼
도시다까 쓰다
신이찌 마끼
기이찌 마쓰다
히로히사 감베
히로까즈 후꾸이
도시 이께자와
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

차동 코딩 회로
제 1도는 차동 코딩 회로가 사용되는 통신 시스템의 블록도.
제 2도는 종래기술의 차동 코딩 회로에 대한 블록도.
제 3도는 본 발명의 일실시예에 의한 차동 코딩 회로의 블록도.
제 4도는 제 3도의 D-D 변환기, 가산기, 및 플립플롭에 대한 더욱 상세한 불록도.
제 5도 내지 제16도는 본 발명의 다른 실시예에 의한 차동 코팅 회로의 블록도.
제17도는 화상 대역폭 압축 코딩 장치에 사용된 종래기술의 차동 코딩 회로의 블록도.
제18도는 화상 프레임에서 예측신호의 관계표시도.
제19도 및 제20도는 화상대역폭 압축 코딩장치에 사용된 본 발명의 차동 코딩 회로의 블록도.
* 도면의 주요부분에 대한 부호의 설명
2,6,14,15,16 : 플립플롭 3,31 : 양자화기
4,8 : 가산기 5,9,10,11 :증배기
7 : D/D변환기
본 발명은 고속으로 동작하는 차동 펄스 코드 변조(DPCM)와 같은 차동 코딩 회로에 관한 것이다.
본 발명에 의한 차동 코딩 회로는 예를들어 화상 신호의 대역폭 압축 코딩에 영향을 미치는 장치로서 사용될 수 있다.
이 이후에 상세히 설명된바와 같이, 종래기술의 차동 코딩 회로는 샘플 입력신호 및 예측신호 간의 차동 신호를 계산하기 위한 감산기, 차동 신호를 양자화시키기 위한 양자화기, 양자화기로부터의 양자화된 차동 신호 및 1 샘플 주기전의 예측신호를 가산시키기 위한 가산기, 및 예측신호를 발생시키기 위해 예측 계수에 의해 가산기의 출력신호를 증배시키기 위한 증배기를 포함한다. 그러나, 화상대역폭 압축 코딩장치로서 사용될 경우, 동작 속도는 원한만큼 높지 않다.
본 발명의 목적은 예를들어 DPCM 코더를 사용한 대역폭 압축을 실행하기 위해 증가된 속도의 동작을 하는 향상된 차동 코딩 회로를 제공하는 것이다.
본 발명의 기본 형상에 의해, 차동 신호를 발생시키기 위해 양자화될 입력 신호에 대해 감산을 실행하기 위한 수단, 감산수단의 차동 신호를 양자화하기 위한 수단, 양자화 수단으로부터 출력된 양자화된 차동 신호를 토대로 예측신호를 발생시키기 위한 수단과 조합을 포함하는 차동 코딩 회로가 제공된다. 감산수단은 양자화 될 입력신호로부터 양자화 수단의 양자화된 차동신호 및 예측신호 발생수단의 예측신호를 감한다.
본 발명에 의해 차동 코딩 회로의 실시예를 지금 첨부도면을 참고로 하여 기술할 것이다.
적합한 실시예의 더 좋은 이해를 위해, 우선 본 발명의 차동 코딩 회로를 종래기술의 차동 코딩 회로와 비교하여 설명할 것이다.
제 1도는 DPCM 시스템에서 사용된 통신 시스템의 일예를 표시한다. 제 2도는 제 1도의 시스템에 사용된 종래기술의 차동 코딩 회로의 블록도이다. 제 1도에서, 101은 일정한 기간내에 아날로그 입력신호를 샘플시키고 그것을 디지탈 샘플신호로 변환시키는 아날로그 투 디지탈(A/D) 변환기이고, 102는 샘플 입력신호가 A/D 변환기(101)로부터 입력되어 차동 코딩 회로(102)에서 발생된 예측신호 및 샘플 입력신호 간의 차동신호를 양자화시킴으로써 얻어진 양자화된 차동신호를 출력시키는 차동 코딩 회로이며, 103은 양자화된 차동신호(또는 DPCM 신호)를 전송형태로 코딩하고 그 신호를 전송선에 보내기 위해 전송회로이고, 104는 전송선이며, 105는 수신회로이고, 106은 차동 코딩 회로이며, 107은 디지탈 투 아날로그(D/A) 변환기이다.
제 2도에서, 1은 감산기, 2는 지연소자로서 플립플롭, 3은 양자화기, 4는 가산기, 5는 예측계수(P)(예를들어,
Figure kpo00001
)에 의해 입력신호를 증배시키기 위한 증배기 및 6은 지연소자로서의 플립플롭이다.
이러한 차동 코딩 회로의 동작 모드를 다음에 설명할 것이다. A/D 변환기(101)로부터의 샘플 입력신호는 증배기(5)로부터의 예측신호 및 샘플 입력신호간의 차동신호를 계산하는 감산기(1)로 일력된다. 이러한 차동신호는 차동신호를 1 샘플 주기만큼 지연시키는 플립플롭(2)을 경유하여 양자화기(3)로 입력된다. 양자화기(3)는 차동신호를 양자화시키고, 양자화된 차동신호(또는 DPCM 신호)를 전송회로(103)로 출력시킨다. 이러한 양자화된 차동신호는 또한 가산기(4)로 입력된다. 가산기(4)는 플립플롭(6)에 기억된 1 샘플주기전의 예측신호 및 이러한 양자화된 차동신호를 가산시킨다. 증배기(5)는 현 예측신호를 발생시키기 위해 상기 합산치를 예측계수(p)에 의해 증배시키며 이러한 현 예측신호를 감산기(1)로 전송시킨다. 감산기(1)는 상기 기술한바와 같이 샘플 입력신호로 부터 예측신호를 감한다. 이와같이, 제 2도의 차동 코딩 회로는 양자화된 차동신호를 전송회로(103)로 출력시킨다.
제 3도는 본 발명에 의한 차동 코딩 회로의 일실시예를 나타낸다. 이전 도면에서와 동일한 기능을 하는 소자는 동일한 참조번호를 부여할 것이다(하기에 동일) 제 3도의 회로는 제 1도의 차동회로(102)의 위치에 배치 된다.
제 3도에서, 신호선은 단일선에 의해 표시되었다. 실제로, 평행 어레이에는 다수의 단일선이 있다. 선의 수는 단일선상의 슬래시 표시의 바로 위에 수자에 의해 표시되었다.
A/D 변환기(102)로부터의 샘플 입력신호는 3 입력단자 및 2 출력단자를 갖는 디지탈 투 디지탈 변환기(7)(D/D 변환기)의 캐리 입력단자로 입력된다. D/D 변환기(7)는 캐리신호 및 합산신호를 가산기(8)로 출력시킨다. D/D 변환기(7) 및 가산기(8)는 제 2도의 감산기(1)와 동일한 기능을 하며, 따라서 가산기(8)는 차동신호를 출력시킨다. 이러한 차동신호는 지연소자로서 동작하는 플립플롭(2)을 경유하여 양자화기(3)로 입력되며, 이때 양자화기(3)에 의해 양자화된다. 양자화기(3)로부터 양자화된 차동신호는 가산기 (4) 및 증배기(9)로 전송된다. 증배기(9)로 입력된 양자화된 차동신호는 증배기(9)에서 예측계수(p)(이 예에서
Figure kpo00002
)에 의해 증배되고, 반전되어지며, D/D 변환기(7)의 가산 입력단자로 입력된다. 한편, 가산기(4)로 입력된 양자화된 차동신호는 가산기(4)에서 플립플롭(6)의 내용에 가산된다. 합산된 신호는 증배기(5)에서 예측계수(p)에 의해 증배되며, 플립플롭(6) 으로 입력된다. 1 샘플 주기전의 예측신호와 같은 플립플롭(6)의 출력신호는 증배기(10)에서 예측계수(p)에 의해 증배되고, 반전되며, D/D 변환기(7)의 다른 가산 입력단자로 입력된다.
D/D변환기(7)는 각 선에 대한 증배기(9와 10)로부터 샘플 입력신호 및 출력신호 간의 차동치를 계산하며, 이러한 3개 입력신호를 2개 출력신호로 변환시킨다. 이러한 2개 출력신호는 가산기(8)에 의해 가산된다. 가산기(8)의 출력신호는 플립를롭(2)을 경유하여 양자화기(3)로 입력된다.
제 4도는 제 3도의 플립플롭(2), D/D변환기(7), 및 가산기(8)의 더욱 상세한 블록도이다. 제 4도에서, D/D 변환기(7)는 8개 전가산기(71내지 78), 가산기(8), 9개 전가산기(81내지 89), 플립플롭(2), 및 9개 1비트형 를립플롭(21내지 29)을 포함한다. A7 내지 A0는 샘플 입력신호의 8비트를 나타낸다. B6 내지 B0 및 C6 내지 C0는 양자화기(3)의 출력신호의 8비트를 각각 증배기(9와 10)에서의 예측계수(p)(예를들어,
Figure kpo00003
)에 의해 증배시킴으로써 얻어진 신호의 7비트를 표시한다.
샘플 입력신호의 비트(A0내지 A7)는 각각 전가산기(71내지 78)의 캐리 입력단자로 입력된다. 비트(B0 내지 B6) 및 비트(C0 내지 C6)는 반전되어, 전가산기(71내지 77)의 2가산 입력단자로 각각 입력된다. 최상위 비트(MSB)를 가진 전가산기(78)의 경우에, 비트(B6와 C6)가 가산단자로 입력된다. 전가산기(71내지 78)의 합산된 출력단자는 가산기(8)의 전가산기(81내지 88)의 가산 입력단자로 각각 접속된다. 전가산기(78)의 합산된 출력단자는 또한 전가산기(89)의 가산 입력단자로 접속된다. 전가산기(71내지 78)의 캐리 출력단자는 전가산기(82내지 89)의 다른 가산 입력단자에 각각 접속된다. 최하위 비트(LSB)를 가진 전가산기(81)의 다른 가산 입력단자는 접지된다. 교대로, 동작정확도를 가진 수정신호가 그곳으로 입력된다. 전가산기(81내지 88)의 캐리 출력단자는 고레벨 전압이 전가산기(81)의 캐리 입력단자에 인가되는 것을 제외하고 차기의 중요한 전가산기(82내지 89)의 캐리 입력단자에 각각 접속된다.
전가산기(81내지 89)의 합산된 출력단자는 플립플롭(21내지 29)을 경유하여 양자화기(3)에 각각 접속된다.
제 2도 및 3도의 차동 코딩 회로는 동일한 기능을 한다. 즉, 제 2도에서, A는 샘플 입력신호를, D는 플립플롭(2)으로 입력된 차동신호를, Q는 양자화기(3)로부터 출력된 양자화 차동신호를, R은 가산기(4)로의 플립플롭(6)의 출력신호를, 그리고 p는 예측계수률 각각 표시할 경우, 감산기(1)로의 예측신호는 p×(Q+R)로 표시된다. 그러므로, 차동신호(D)는 다음과 같이 표시된다.
D=A-p×(Q+R)
한편, 제 3도에서 차동신호(D)는 D=A-p×Q-p×R이다.
이러한 2개 표현식에서 명백하듯이, 제 2도 및 제 3도의 회로는 기능에 있어서 동일하다.
제 2도 및 제 3도의 차동 코딩 회로의 동작속도는 최장 신호 전송시간을 가진 경로와 같은 신호의 임계경로에 의존한다. 제 2도의 임계경로는 플립플롭(2)을 기준으로 하여 플립플롭(2)로부터 양자화기(3), 가산기(4), 증배기(5), 및 감산기(1)를 경유하여 다시 플립플롭(2)으로 돌아오는 경로이다. 제 3도의 경우에, 3개 신호경로가 조사되어야 한다. 그것은 플립플롭(2)으로부터 양자화기(3), 증배기(9), D/D 변환기(7) 및 가산기(8)를 경유하여 플립플롭(2)으로 되돌아오는 제 1경로, 플립플롭(2)으로부터 양자화기(3), 가산기(4), 및 증배기(5)를 경유하여 플립플롭(6)으로 가는 제 2경로, 및 플립플롭(6)으로부터 증배기(10), D/D 변환기(7) 및 가산기(8)를 경유하여 플립플롭(2)으로 가는 제 3경로이다.
회로의 각 소자에 대한 동작속도에 관해, 감산기(1) 및 가산기(4와 8)는 이들이 LSB로부터 MSB까지 순차적으로 한 캐리를 포함하는 직렬 산술회로로 구성되므로 D/D 변환기(7)보다 더 많은 동작시간을 요하게 된다. 따라서, 제 3도의 3개 경로중 제 1경로는 최장신호 전송시간을 요하는 임계경로이다.
제 3도의 회로의 임계경로를 제 2도의 그것과 비교하면, 가산기(8) 및 가산기(4)는 거의 동일한 동작 속도를 가지며, D/D 변환기(7)는 감산기(1)보다 더 빠르다. 따라서 제 3도의 회로는 변환기와 감산기의 속도에 있어서의 차만큼 제 2도의 회로보다 더 빠르다.
제5 내지 9도는 본 발명에 의한 차동 코딩 회로의 다른 실시예를 표시한다. 이 실시예는 제 3도의 가산기(4), 증배기(5), 플립플롭(6), 및 증배기(10)의 구성에 관해 수정되었다. 그러나, 이러한 회로는 기능에 있어서 제 3도의 회로와 동일하다.
제 5도에서, 증배기(5)의 출력신호는 반전되며, 증배기(10) 및 플립플롭(16)을 경유하여 D/D 변환기(7)의 입력 단자로 입력된다.
제 6도에서, 가산기(4)의 출력신호는 반전되며, 예측계수(p)의 자승에 의해 그것의 입력신호를 증배시키는 증배기(11) 및 플립플롭(16)을 경유하여 D/D 변환기(7)의 입력단자로 입력된다.
제 7도에서, 증배기(5) 및 플립플롭(6)의 위치가 제 3도에서와 반대로 되며, 가산기(4)의 출력신호는 상기에서 언급한 증배기(11)를 경유하여 플립플롭(6)으로 입력된다. 더우기, 플립플롭(6)의 출력신호는 반전되며, D/D 변환기(7)의 입력단자로 입력된다.
제 8도에서, 증배기(5) 및 플립플롭(6)의 위치가 또한 제 3도에서와 반대로 되며, 증배기(5)의 출력신호는 반전되어 증배기(10)를 경유하여 D/D 변환기(7)의 입력단자로 입력된다.
제 9도에서, 증배기(5) 및 플립플롭(6)의 위치가 또한 제 3도에서와 반대로 되며, 플립플롭(6)의 출력신호는 반전되어 상기 기술된 증배기(11)를 경유하여 D/D 변환기(7)의 입력단자로 입력된다.
더우기, 본 발명의 다른 실시예로서 제3 및 5 내지 9도의 플립플롭(2) 및 양자화기(3)의 위치를 각각 반대로 하는 것이 가능하다.
제10도는 본 발명에 의한 차동 코딩 회로의 또다른 실시예를 나타낸다. 이 회로는 제 3도 회로의 것보다 훨씬 더 빠른 동작속도를 갖고 있다. 제 3도 회로보다 향상된 점은 다음과 같다. 첫째로, 양자화기(3) 대신, 2출력신호를 출력시키는 양자화기(31)가 사용된다. 즉, 이 양자화기(31)는, 한편으로, 양자화된 차동신호(Q)를 출력시키고, 다른 한편으로, 플립플롭(2)으로부터 입력된 차동신호(D)에 응해서 예측계수(p)를 양자화된 차동신호(Q)에 증배시킴으로써 얻어진 값에 대응하는 출력신호(p×Q)를 출력시킨다. 더우기, 제 3도의 증배기(9)는 제거되고, 양자화기(31)의 출력단자 및 D/D 변환기(7)의 입력단자는 직접 연결된다. 양자화기(31)는 리드온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 프로그래머블 논리 어레이(PLA), 등에 의해 구성 될 수 있다. 출력비트는 2개 출력부로 분할된다. 하나는 신호(Q)용이고, 다른 것은 신호(p×Q)용이다. Q 및 p×Q와 같은 차동 데이타는 1 입력 어드레스와 같은 1 입력신호에 대한 2 출력부의 기억 영역에 기억된다.
둘째로, 플립플롭(2)으로부터 가산기(4)를 경유하여 플립플롭(6)으로의 단일 경로의 경우에 동작 시간을 줄이기 위해, 제 3도의 증배기(5) 및 플립플롭(6)의 부분은 반전되며, 한편으로는 그것을 예측계수(p)로 증배 시키는 증배기(5)를 경유하여 가산기(4)로 입력되고 다른 한편으로는 그것을 예측계수(p)의 자승으로 증배시키는 증배기(11)를 경유하여 D/D 변환기(7)로 입력된다.
도면에서 명백하듯이, 제10도의 회로는 상기 기술된 수정에도 불구하고 제 3도의 회로나 기능에 있어서 같다.
제10도 회로의 동작속도에 관해, 이 회로는 플립플롭(2)으로부터 양자화기(31), D/D 변환기(7), 및 가산기(8)를 경유하여 플립플롭(2)으로 다시 귀환되는 제 1경로, 플립플롭(2)으로부터 양자화기(31) 및 가산기(4)를 경유하여 플립플롭(6)으로 가는 제 2경로, 및 플립플롭(6)으로부터 증배기(11), D/D 변환기(7), 및 가산기(8)를 경유하여 플립플롭(2)으로 가는 제 3경로를 갖는다. 멀티플라이어(11)가 양자화기(31)보다 더 빠를 경우, 제 10도 회로의 임계경로는 제 1경로이다. 제10도의 이러한 임계경로를 제 3도의 경로와 비교해보면, 전자의 동작속도는 증배기(9)의 지연시간만큼 후자보다 더 빠르다
제ll도는 본 발명에 의한 차동 코딩 회로의 진보된 실시예를 나타낸다.
또한 동작속도는 제 3도의 회로보다 더 빠르다. 제 3도 회로보다 향상된 점은 다음과 같다.
첫째로, 제10도의 회로와 같은 양자화기(31)는 가산기(8)후에 바로 직접 접속된다. 양자화기(31)로부터 양자화된 차동신호(Q)는 플립플롭(14)을 경유하여 전송회로(103) 및 가산기(4)로 입력된다. 양자화된 차동신호 (Q)를 예측계수(p)에 의해 증배시킴으로써 얻어진 신호(p×Q)는 반전되며 플립플롭(15)을 경유하여 D/D 변환기(7)로 입력된다. 양자화기(31)는 실제로 상기에서 기술한바와 같이 ROM,RAM,PLA등에 의해 구성되어있다. 그러나, 제11도에서 양자화기(31)는 양자화부(311) 및 증배부(312)로 구성된 등가 기능블록 다이어그램에 의해 표시되어 있다. 더우기, 제 3도의 플립플롭(6)으로부터 플릴플롭(2)으로의 경로의 전송시간을 줄이기 위해 증배기(10)가 제거된다. 그대신, 가산기(4)의 출력신호가 반전되어, 그것을 예측계수(P)의 자승으로 증배시키는 증배기(11), 및 플립플롭(16)을 경유하여 D/D 변환기(7)로 입력된다. 제11도의 회로는 기능에 있어서 제 3도의 회로와 같다.
제ll도 회로의 동작속도에 관해, 이 회로는 플릴플롭(15)으로부터 D/D 변환기(7), 가산기(8), 및 양자화기(31)를 경유하여 플립플롭(15)으로 다시 귀환되는 제 1경로, 플립플롭(14)으로부터 가산기(4)를 경유하여 증배기(5)와 플립플롭(6)으로 또는 증배기(11)와 플립플롭(16)으로의 제 2경로, 및 플립플롭(16)으로부터 D/D변환기(7), 가산기(8), 및 양자화기(31)로부터 플립플롭(14또는 15)으로의 제 3경로를 갖는다. 이 경우에, 임계경로는 제 1경로 또는 제 3경로이다. 그러므로, 제 3도의 회로와 비교할 경우, 제11도 회로는 증배기(9또는 10)에서의 지연시간만큼 더 빠르다.
제11도의 회로를 수정하는 것이 가능하다 예를들면 양자화기(31) 및 플립플롭(14 및 15)은 양자의 기능을 모두 가진 단일 등록 ROM에 의해 구성될 수도 있다.
제12도는 본 발명에 따른 차동 코딩 회로의 다른 실시예를 보여준다. 반면에 동작속도는 제 3도 회로보다 더 빠르다. 제 3도 회로에 대한 개량은 다음과 같다. 제12도 회로에서 양자화기(3)는 예측계수(p)에 의해 증배된 차동신호를 양자화하여 얻어진 차를 출력하도록 역할을 하는 양자화기(32)에 의해 대체된다. 그러므로 예측계수(P)배만큼 증배시키는 제 3도의 증배기(9 및 10)가 생략된다. 더욱이 예측계수 역수(
Figure kpo00004
)배만큼 증배시키는 증배기(13)가 D/D 변환기(7)의 앞에 설치되어 그 결과 양자화기(32)에서 증배된 예측계수(p)는 양자화기(32)의 출력단에서 생략된다. 제12도 회로는 제 3도 회로와 동등한 기능을 갖는다.
양자화기(32)는 RAM, ROM, PLA등에 의해 실현될 수도 있다. 제12도에서 양자화기(32)는 증배기(321) 및 양자화부(322)를 포함하는 동등기능 블록도로 표시된다.
제12도 회로의 동작속도에 있어서는 회로가 다음 2개 경로를 가지고 있다 : 제 1경로는 플립플롭(2)으로부터 양자화기(32), D/D 변환기(7), 가산기(8)를 통하여 플립플롭으로 귀환하며, 제 2경로는 플립플롭(2)으로 부터 양자화기(32), 가산기(4), 증배기(5)를 통하여 플립플롭(6)으로 귀환한다.
증배기(5)가 양자화기(32)보다 더빠를때 임계경로는 제 1경로이다. 이 임계경로를 제 3도의 경로와 비교하면 제12도의 예측을 위한 동작속도가 증배기(9)의 지연시간만큼 제 3도의 것보다 더 빠르다.
더우기 제12도의 회로는 수정될 수도 있다 예를들면 플립플롭(2)과 양자화기(32)의 위치가 역으로 접속될 수도 있다. 또한 증배기(5)와 플립플롭(6)의 위치가 역으로 구성될 수도 있다. 전자의 경우에 만약 증배기(5)의 지연시간이 제로(즉, 비트 시프트(bit shift)이거나 증배기(5)와 플립플롭(6)의 위치가 역으로 될 경우 임계경로는 플립플롭(2)으로부터 D/D 변환기(7), 가산기(8) 및 양자화기(32)를 통하여 플립플롭(2)으로 귀환하는 경로이다. 유사하게 후자의 경우 만약 증배기(5)의 지연시간이 D/D 변환기(7)의 지연시간보다 더 짧을 경우 임계경로는 플립플롭(2)으로부터 양자화기(32), D/D 변환기(7) 및 가산기(8)를 통하여 플립플롭(2)으로 귀환하는 경로이다. 각 경우에 회로 예측을 위한 동작속도는 증배기(9)의 지연시간만큼 제 3도 회로의 동작속도보다 더 빠르다.
제13도는 본 발명의 다른 실시예를 보여준다. 이는 제12도의 차동 코딩 회로를 개선한 것이다. 즉, 제12도의 회로에서 만약 증배기(5)의 예측계수(p)가 작을 경우 증배기(13)의 출력 비트수가 증가한다. 따라서, 가산기(8)의 지연시간이 증가하며, 그러므로 임계경로의 지연시간이 증가한다 결과적으로 제12도 회로의 동작속도는 낮다.
제13도의 회로는 이 문제를 해결하도록 제공되었다. 제13도에서 증배기(13)의 계수가 1/2np로 선택되며 여기에서 n은 1보다 큰 정수이고 p는 증배기(5)의 예측계수이다. 이 변경에 따라서 양자화기(32)의 증배부(321)의 계수는 2np로 선택되며 증배기(131)는 양자화기(32)와 D/D 변환기(7)사이에 삽입되며 증배기(132)가 증배기(5)와 D/D 변환기(7)사이에 삽입된다. 증배기(131 및 132)의 상수는 1/2n로 선택된다.
이 회로에서 증배기(13)의 낮은 계수로 인하여 증배기(13)의 출력비트수가 증가하지 않으면 따라서 가산기(8)의 지연시간이 증가하지 않는다. 더우기 증배기(131 및 132)의 계수가 1/2n일때 그들은 어떤 지연시간도 갖지 않는 "비트 시프트"로 구성될 수도 있다. 결과적으로 제13도의 임계경로의 지연시간은 비록 증배기(5)의 예측계수(p)가 작을지라도 제12도의 것과 거의 동일하다.
제14도는 본 발명에 따른 차동 코딩 회로의 또다른 실시예를 보여준다. 동작속도는 제 2도 회로의 속도보다 더빠르다. 제14도에서 17 및 18은 감산기이고, 9 및 10은 예측계수(p; 이 예에서
Figure kpo00005
)배 증배시키기 위한 증배기이다. 제2도 회로에 의한 계량은 다음과 같다.
1개의 샘플링주기 전에 예측된 신호에 대응하는 플립플롭(6)의 출력신호가 증배기(10)에서 예측계수(P)에 의해 증배되며 그후 감산기(17)에 입력된다. 감산기(17)는 샘플된 입력신호와 증배기(10)로부터의 출력신호 사이의 차동치를 계산한다. 양자화기(3)로부터의 양자화된 차동신호는 증배기(9)에서 예측계수(p)배만큼 증배되고 그후 감산기(18)에 입력된다. 감산기(18)는 증배기(9)와 감산기(17)의 출력신호들 사이의 차동치를 계산하며 그후 그것을 플립플롭(2)을 통하여 양자화기(3)에 출력한다.
즉, 제 2도에서는 양자화기(3)와 플립플롭(6)의 출력신호가 가산기(4)에서 가산되고 증배기(5)에서 예측계수(p)배로 증배되어 예측신호를 형성한 후 감산기(1)에서 샘플된 입력신호를 제거한다. 반면에 제14도에서는양자화기(3)의 출력신호와 플립플롭(6)의 출력신호가 각각 증배기(9 및 10)에서 각각 예측계수(p)배만큼 증배된 후 감산기(17,18)에서 각각 샘플 입력신호(A)를 제거한다. 결과적으로 제14도 회로는 제 2도 회로와 동등한 기능을 한다.
동작속도를 결정하는 임계경로는 플립플롭(2)으로 부터 양자화기(3), 증배기(9) 및 감산기(18)를 통하여 플립플롭(2)에 귀환하는 경로이다. 제 2도 회로와 비교할 때 제14도 회로가 가산기의 지연 시간만큼 더 빠르다.
제14도의 회로에서 가산기(4), 증배기(5), 플립플롭(6) 및 증배기(10)의 구성은 제 5도 내지 9도에 설명된것과 동일한 방식으로 수정될 수 있다. 또한 플립플롭(2)과 양자화기(3)의 위치는 상기 언급한 수정에 있어서 역으로 될 수도 있다.
제15도는 본 발명에 따른 차동 코딩 회로의 다른 실시예를 보여준다. 동작속도는 제14도와 비교하여 증가된다. 제15도에서 샘플 입력신호는 감산기(17)에 입력된다. 감산기(17)의 출력단자는 양자화기(33)의 입력단자중의 하나에 접속되어 있고, 한편 양자화기(33)의 출력단자는 플립플롭(19)을 통하여 다른 입력단자에 접속된다. 또한 플립플롭(19)의 출력단자는 코드 변환회로(20)의 입력단자중의 하나에 접속된다. 코드 변환회로(20)는 2 출력단자를 가지고 있으며 그중 하나는 플립플롭(21)을 통하여 감산기(17)의 감산 입력단자에 접속되며, 다른 하는 플립플롭(22)을 통하여 회로(20)의 다른 입력단자에 접속된다. 플립플롭(21및 22)은 1 샘플링 주기만큼 입력신호를 지연시킨다.
양자화기(33) 및 코드 변환회로(20)는 ROM, RAM, PLA 등으로 구성되며 제15도에 동등한 기능 블록도로 표시되어 있다.
즉, 양자화기(33)의 기능은 비트수를 회복시키기 위하여 플립플롭(19)으로부터의 출력신호를 역으로 변환시키는 역변환부(331), 역변환부(331)의 출력신호를 예측계수(P; 예를들면 1/2)배만큼 증배하는 증배부(332), 감산기(17)의 출력신호로부터 증배부(332)의 출력신호를 감산하는 감산부(333), 감산부(333)의 차동출력신호를 양자화하는 양자화부(334) 및 비트수를 줄이기 위하여 양자화부(334)의 양자화된 차동신호를 코드 변환시키는 변환부(335)로 동등하게 표현된다. 코드변환회로(20)의 기능은 플립플롭(19)의 출력신호를 역으로 변환시키는 역변환부(201), 역변환부(201)의 출력신호와 플립플롭(22)의 출력신호를 가산하는 가산부(202), 가산회로(202)의 출력신호를 예측계수의 자승치(P2)배만큼 증배하는 증배부(203) 및 가산부(202)의 출력신호를 예측계수(p)배만큼 증배시키는 증배부(204)로 동등하게 표현된다.
제15도 회로는 제14도 회로와 동등한 기능을 한다. 이 경우에 제15도의 임계경로는 플립플롭(21)으로부터 감산기(17) 및 양자화기(33)를 통하여 플립플롭(19)으로 귀환하는 경로이다. 제15도를 제14도와 비교하면 양자화기(3 및 33)와 감산기(17 및 18)의 동작속도가 거의 동일하기 때문에 제15도 회로는 증배기(9)의 지연시간만큼 더 빠르게 동작한다.
제16도는 제15도를 수정한 것이다. 제16도 회로는 제15도 회로와 상이한 코드 변환회로를 가지고 있다. 즉, 제16도에서 코드 변환회로(200)는 반전부(201), 플립플롭(22)의 출력신호를 예측계수의 역수(p-1)배 증배시키는 증배부(205), 가산부(202) 및 증배부(203)를 포함하는 동등한 기능블록도로 표현된다. 이 제16도 회로는 제15도와 동일한 양만큼 동작속도를 증가시킨다.
더우기, 예를들어 제15도에서는 양자화기(33), 플립플롭(19,21 및 22) 및 코드 변환회로(200)가 분리되어 구성된다. 그러나 양자화기(33) 및 플립플롭(19) 또는 코드 변환회로(200) 및 플립플롭(21 및 22)은 단일등록 ROM으로 구성될 수 있다. 제16도의 경우에도 동일하게 될 수 있다.
다음 설명은 본 발명의 차동 코딩 회로의 사용예이다. 이예는 피일드내, 피일드 사이 및 프레임 사이에서 예측을 실행할 수 있는 화상 대역폭 압축 코딩장치에의 사용에 대해 언급한다.
이해를 돕기 위하여 우선 화상 대역폭 압축 코딩장치에서 종래의 차동 코딩 회로의 이용을 제17도를 참고로 하여 설명한다.
제17도는 종래의 평면(2차원) 예측 코딩 회로를 보여준다. 제17도에서 참조번호(1 내지 6)는 제 2도에서와 동일한 원소를 가리킨다. 참조번호(41 및 42)는 제18도에 표시된바와 같이 동일 프레임 앞의 1 수평주사선의 예루치(p(1H-1)) 및 예측치(p(1H-2))를 각각 기억하는 지연회로이며 여기서 P(0)는 현 예측치를 가리킨다.
참조번호(43 및 44)는 각각 지연회로(41 및 44)의 출력신호를 예측계수(
Figure kpo00006
)배 증배하는 증배기이며, 45는 증배기(5,13 및 14)의 출력신호를 가산하여 감산기(1) 및 플립플롭(6)에 가산된 치를 출력한다.
이제 제17도의 동작모우드를 설명한다. 가산기(4)로부터 출력된 1 샘플링주기 전의 예측신호(p(1)), 지연회로(41)에서 지연된 현 입력신호의 1 수평주사선 전의 예측신호(p(1H-1)) 및 지연회로(42)에서 지연된 예측신호(p(1H-1))의 1 샘플링 주기전의 예측신호(p(1H-2))는 그것의 가중치를 더하기 위하여 각각 증배기(5,43 및 44)에서 예측계수(
Figure kpo00007
,
Figure kpo00008
및
Figure kpo00009
및
Figure kpo00010
)배 증배된다. 이들 신호는 그후 가산기(45)에 의해 가산되어 예측신호(p(0))를 얻는다. 감산기(1)는 픽셀의 샘플 입력신호로부터 이 예측신호(p(0))를 공제하여 1 샘플링 주기 만큼 차동신호를 지연시키는 플립플롭(2)을 통하여 양자화기(3)에 차동신호를 출력한다. 양자화기(3)는 차동신호를 양자화시켜 양자화된 차동신호(또는 DPCM 신호)를 출력한다.
제17도 회로의 임계경로는 플립플롭(2)으로부터 양자화기(3), 가산기(4), 증배기(5), 가산기(45) 및 감산기(1)를 통하여 플립플롭(2)으로 귀환하는 경로이다. 종래의 제17도 회로의 동작속도를 증가시키기 위하여 특수한 장치, 예를들면 에미터 결합논리(ECL) 장치에 의해 회로를 구성하는 것이 필요하여 왔다. 그러나 양자화기 및/또는 증배기의 특성이 복잡할때 이와같은 회로는 비록 ECL 장치가 사용될지라도 실현될 수가 없다.
제19도는 본 발명에 따른 고속 평면 예측 코딩 회로(또는 DPCM 회로)를 보여준다. 제19도에서 참조번호(2 내지 10)는 제 3도에서와 동일한 원소를 가리킨다. 참조번호(46 및 47)는 각각 제17도의 지연회로(41 및 42)의 것보다 더 짧은 1샘플링 주기의 지연시간을 가진 지연회로이다. 참조번호(48 및 50)는 가산기이고, 49,52 및 53은 1 샘플링주기 지연동안 지연회로로서 사용되는 플립플롭이며,51은 감산기이다.
제19도 회로의 동작모우드를 이후에 설명한다. 지연회로(46 및 47)는 각각 지연회로(41 및 42)보다 더 빠른 1 샘플링주기를 갖는 예측신호(P(1H-2)) 및 예측신호(P(1H-3))를 기억한다. 지연회로(46 및 47)의 출력신호는 각각 증배기 (43 및 44)에서 예측계수(
Figure kpo00011
)배 증배되어 그후 가산기(48)에서 서로 가산된다. 감산기(51)는 가산기(48)의 가산치와 샘플 입력신호 사이의 차동치를 얻는다. 이 차동치는 1 샘플링주기의 지연시간을 갖는 플립플롭(52)을 통하여 D/D 변환기(7)에 입력된다. 동시에 가산기(48)의 가산치가 또한 1 샘플링주기의 지연시간을 갖는 플립플롭(49 및 53)을 통하여 가산기(50)에 입력되며 플립플롭(6)의 출력신호에 가산된다. 그후 가산기(50)의 가산된 신호는 가산기(4)에 입력된다. 이에 의해 제19도 회로는 제17도 회로와 동등하게 된다.
제19도 회로에서 회로의 동작속도를 결정하기 위하여 조사되어야 할 다음과 같은 신호경로가 있다 : 플립플롭(2)으로부터 양자화기(3), 증배기(9), D/D변환기(7) 및 가산기(8)를 통하여 플립플롭(2)으로 귀환하는 제 1경로 및 플립플롭(6)으로부터 가산기(50), 증배기(10), D/D 변환기(7) 및 가산기(8)를 통하여 플립플롭(2)으로 귀환하는 제 2경로가 있다. 가산기(50)의 지연시간이 양자화기(3)의 지연시간보다 더 작을때 임계경로 제 3도 회로에서와 같이 제 1경로이며 동작속도는 제 2경로로 인하여 감소되지 않는다. 결과적으로 제19도 회로의 동작속도는 ECL 장치와 같은 특수한 장치를 사용하지 않고 제17도 회로의 동작속도보다 더 빠르다.
제20도는 본 발명에 따른 화상 대역폭 압축 코딩장치에 사용된 차동 코딩 회로의 전체 블록도이다. 제20도에서 동일선의 픽셀치, 동일 피일드의 픽셀치, 다른 피일드의 픽셀치, 동일 프레임의 픽셀치, 다른 프레임의 픽셀치 등에 대응하는 지연회로(611내지 61n)의 출력치가 각각 증배기(621내지 62n)에서 가중 예측계수(α1내지 αn)배 증배된다. 이들치는 그후 가산기(48)에서 가산된다 가산기(48)의 가산치는 감산기(51)에 입력된다. 2 샘플링주기 전의 입력치와 거의 동일한 가산기(4)의 출력치가 증배기(63)에서 예측계수(α0)배 중배된다. 또한 증배기(64 및 65)는 예측계수(α0)배만큼 입력신호를 증배시킨다. 비록 제19도 및 20도 회로가 제 3도 회로를 이용하였으나 또한 제13도 회로가 동일방식으로 이용될 수도 있다.
상기한 모든 실시예들은 선형 예측에 관한 것이며 이는 예측계수(p)가 선형이라는 가정하에 설명되었다.
그러므로 이들 실시예에서 예측기는 단지 증배기, 예를들면 증배기(5,9,10 또는 11)에 의해 구성되었다. 그러나 예측기는 선형 예측이 실행될때 증배기에 제한되지 않으며, 예를들어 "비트시프트"에 의해 실현될 수도 있다.
더우기 본 발명은 만약 예를들어 제 3도의 신호(Q 및 R)에 관한 다음 조건 :
P(R+Q)~pR+pQ
을 만족할 경우 비선형 예측에 적용될 수 있다. 이와같은 경우에 앞에서 언급한 예측을 위한 증배기는 게이트, ROM, RAM, PLA등의 조합에 의해 구성되는 예측수단에 의해 대체될 수 있다.
더우기 본 발명이 적응 양자화 실행 차동 코딩 회로(또는 ADPCM)에 적용될때 양자화기 및/또는 예측기는 양자화기 및/또는 예측기의 특성을 변경하는 제어입력을 가질 수도 있다.
비록 바람직한 실시예를 지금까지 설명하였으나 여러가지 수정 및 변형이 본 발명의 범위내에서 가능하다.

Claims (26)

  1. 차동신호를 발생하기 위해 양자화될 입력신호에 대해 감산을 실시하기 위한 수단, 상기 감산수단의 차동신호를 양자화하기 위한 수단, 및 상기 양자화 수단으로부터 양자화된 차동신호 출력에 근거하여 예측신호를 발생하기 위한 수단으로 이루어지며, 상기 감산수단은 양자화될 상기 입력신호로부터 상기 양자화수단의 양자화된 차동신호와 상기 예측신호 발생수단의 예측신호를 감산하는 것을 특징으로 하는 차동 코딩 회로.
  2. 제 1항에 있어서, 양자화된 차동신호를 발생하는 양자화기(3), 적어도 하나의 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 포함하고 상기 양자화기(3)로 부터의 양자화된 차동신호 출력에 근거하여 예측신호를 발생하는 예측신호 발생루프 ; 예측계수만큼 상기 양자화기(3)의 양자화된 차동신호를 증배하기 위한 제 2예측기(9) ; 샘플된 입력신호가 입력되는 제 1입력단자, 상기 제 2예측기(9)의 출력신호가 입력되는 제 2입력단자, 및 제 3입력단자를 갖고 2개의 출력신호를 출력하는 3-입력 2-출력방식 디지탈-디지탈 변환기(7) ; 상기 예측신호 발생루프의 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 도입하기 위한 회로 ; 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하고 차동신호를 출력하기 위한 제 2가산기 (8) ; 및 상기 차동신호를 지연시키고 상기 양자화기(3)에 그 신호를 출력하기 위한 제 2지연소자(2)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  3. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5) 및 제 1지연소자(6)로 구성되며, 상기 제 1가산기(4)는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 더 할 수 있고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 상기 제 1가산기 (4)의 출력신호를 예측계수 만큼 증배시킬 수 있고, 상기 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 상기 제 1지연소자(6)의 출력신호를 예측계수만큼 증배시키고 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 출력하는 것을 특징으로 하는 차동 코딩 회로.
  4. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(4), 및 제 1지연소자(6)로 구성되며, 제 1가산기 (4)는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 더할 수 있고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 상기 제 1가산기(4)의 출력신호를 증배시킬 수 있고, 상기 제 1지연소자(6)는 예측신호를 지연시킨 수 있으며, 상기 도입회로는 예측계수만큼 상기 제 1예측기(5)의 출력신호를 증배시키기 위한 제 3예측기(10)와 제 3예측기(10)의 출력신호를 지연시키고 제 3지연소자(16)의 출력신호를 디지탈-디지탈 변환기(7)의 제 3 입력단자로 출력하는 제 3지연호로(16)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  5. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)으로 구성되며, 상기 제 1가산기(4)는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 더 할 수 있고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 상기 제 1가산기(4)의 출력신호를 증배시킬 수 있고, 상기 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수의 자승만큼 제 1가산기(4)의 출력신호를 증배시키기 위한 제 3예측기(11) 및 제 3예측기(11)의 출력신호를 지연시키고 제 3지연소자의 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 출력시키기 위한 제 3지연소자(16)로 구성되는 것을 특징으로 하는 차동 코딩 회로.
  6. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 제 1지연소자(6), 및 제 3예측기(11)로 구성되며, 상기 제 1가산기(4)는 상기 양자화기(3)의 양자화된 차동신호와 상기 제 1예측기(5)의 출력신호를 더할 수 있고, 상기 제 3예측기(11)는 예측계수의 자승만큼 상기 가산기(4)의 출력신호를 증배시킬 수 있고, 상기 제 1지연소자(6)는 제 3예측기(11)의 출력신호를 지연시킬 수 있고, 상기 제 1예측기(5)는 예측계수만큼 상기 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 제 1지연회로(6)의 출력신호가 디지탈-디지탈 변환기의 제 3입력단자로 직접 도입되도록 구성되는 것을 특징으로 하는 차동 코딩 회로.
  7. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1지연소자(6), 및 제 1예측기(5)로 구성되며, 제 1가산기는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1예측기(5)의 출력신호를 더할 수 있고, 상기 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시킬 수 있고, 상기 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 상기 제 1예측기(5)의 출력신호를 예측계수만큼 증배시켜 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 출력하는 것을 특징으로 하는 차동 코딩 회로.
  8. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1지연소자(6), 및 제 1예측기 (5)로 구성되며, 상기 제 1가산기는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1예측기(5)의 출력신호를 더할 수 있고, 상기 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시킬 수 있고, 상기 제 1예측기(5)는 예측계수만큼 상기 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 예측계수의 자승만큼 제 1지연소자(6)의 출력신호를 증배시켜 디지탈-디지탈 변환기(7)의 제 3입력단자에 그 출력신호를 출력하는 것을 특징으로 하는 차동 코딩 회로.
  9. 제 2항 내지 제 8항중 어느 하나에 있어서, 상기 양자화기(3)와 제 2지연소자(2)의 위치가 반전되는 것을 특징으로 하는 차동 코딩 회로.
  10. 제 1항에 있어서, 양자화 차동신호에 대응하는 제 1출력신호와 예측계수만큼 증배된 양자화 차동신호에 대응하는 제 2출력신호를 발생시키기 위한 양자화기(31), 제 1가산기(4), 제 1지연소자(6) 및 제 1예측기(5)를 가지며, 상기 제 1가산기(4)는 예측신호를 발생하기 위해 양자화기(31)의 제 1출력신호와 상기 제 1예측기(5)에서 예측계수만큼 증배된 제 1지연소자(6)의 출력 신호를 가산시키도록 되어었는 예측신호 발생루프 ; 예측계수의 자승만큼 상기 제 1지연소자(6)의 출력신호를 증배시키기 위한 제 2예측기(11) ; 샘플 입력신호가 입력되는 제 1입력단자, 상기 양자화기(31)의 제 1출력신호가 입력되는 제 2입력단자, 및 상기 제 2예측기(11)의 출력신호가 입력되는 제 3입력단자를 갖고 2개의 출력신호를 출력하는 3-입력 2-출력 방식 디지탈-디지탈 변환기(7), 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하여 차동신호를 출력하는 제 2가산기(8), 및 상기 차동신호를 지연시키고 상기 양자화기(3)에 그것을 출력하는 제 2지연소자(2)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  11. 제 1항에 있어서, 양자화 차동신호에 대응하는 제 1출력신호와 예측계수만큼 증배된 양자화 차동신호에 대응하는 제 2출력신호를 발생시키기 위한 양자화기(31) ; 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 가지며, 상기 가산기(4)는 상기 양자화기(31)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 가산시키고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 상기 제 1가산기(4)의 출력신호를 증배시키며, 상기 제 1지연소자(6)는 예측신호를 지연시킬 수 있는, 예측신호 발생루프 ; 예측계수의 자승만큼 상기 제 1가산기(4)의 출력신호를 증배시키는 제 2예측기(11) ; 상기 제 2예측기(11)의 출력신호를 지연시키기 위한 제 2지연소자(16) ; 상기 양자화기(31)의 제 1출력신호를 지연시키기 위한 제 3지연소자(14) ; 상기 양자화기(31)의 제 2출력신호를 지연시키기 위한 제 4지연소자(15) ; 샘플 입력신호가 입력되는 제 1입력단자, 상기 제 2지연소자(16)의 출력신호가 입력되는 제 2입력단자, 및 상기 제 4지연소자(15)의 출력신호가 입력되는 제 3입력단자를 가지며 2 출력신호를 출력하는 3-입력 2-출력 방식 디지탈-디지탈 변환기(7) ; 및 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하여 양자화기(31)에 차동신호를 출력하는 제 2가산기(8) ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  12. 제 1항에 있어서, 예측계수만큼 입력신호를 증배한 다음 그것을 양자화함으로써 얻어진 값에 대응하는 출력신호를 발생시키는 양자화기(32) ; 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 가지며, 상기 제 1가산기(4)는 상기 양자화기(32)의 출력신호와 제 1예측기(5)의 출력신호를 가산시키고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시키며, 상기 제 1지연소자(6)는 상기 제 1가산기(4)의 출력신호를 지연시킬 수있는 예측신호 발생루프 ; 예측계수로 분할된 샘플 입력신호가 입력되는 제 1입력단자, 제 1예측기(5)의 출력신호가 입력되는 제 2입력단자, 및 양자화기(32)의 출력신호가 입력되는 제 3입력단자를 갖고 2개의 출력신호를 출력하는 3-입력 2-출력 방식 디지털-디지탈 변환기(7) 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하기 위한 제 2가산기 (8) ; 및 상기 제 2가산기(8)의 출력신호를 지연시키고 상기 양자화기(32)에 그것을 출력하는 제 2지연소자(2) ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  13. 제 1항에 있어서, 계수 2np(여기에서, n은 1 이상의 정수이고, p는 예측계수)만큼 입력신호를 증배시키고 그것을 양자화시킴으로써 얻어진 값에 대응하는 출력신호를 발생시키는 양자화기(32) ; 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 가지며, 상기 제 1가산기(4)는 양자화기(32)의 출력신호와 제 1예측기(5)의 출력신호를 가산시키고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수(p)만큼 제 1지연소자(6)의 출력신호를 증배시키며, 상기 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시킬 수 있는, 예측신호 발생루프 ; 예측계수 1/2np만큼 증배된 샘플 입력신호가 입력되는 제 1입력단자, 제 1예측기(5) 출력신호가 계수 1/:2n을 갖는 제 2예측기(132)를 통해 입력되는 제 2입력단자, 및 상기 양자화기 (32)의 출력 신호가 계수 12/n을 갖는 제 3예측기(131)를 거쳐 입력되는 제 3입력단자를 갖고, 2개의 출력신호를 출력하는 3-입력 2-출력 방식 디지탈-디지탈 변환기(7) ; 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하기 위한 제 2가산기(8) ; 및 상기 제 2가산기(8)의 출력신호를 지연시키고 상기 양자화기(32)에 그것을 출력하기 위한 제 2지연소자(2) ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  14. 제12항 또는 제13항에 있어서, 양자화기(32)와 제 2지연소자(2)의 위치가 서로 반전되는 것을 특징으로 하는 차동 코딩 회로.
  15. 제12항 또는 제13항에 있어서, 제 1예측기(5)와 제 1지연소자(6)의 위치가 반전되는 것을 특징으로 하는 차동 코딩 회로.
  16. 제 1항에 있어서, 양자화 차동신호를 발생하기 위한 양자화기(3) ; 적어도 하나의 가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 포함하고 상기 양자화기(3)로부터의 양자화 차동신호 출력에 근거하여 예측신호를 발생시키는 예측신호 발생루프 ; 예측계수만큼 양자화기(3)의 양자화 차동신호를 증배시키기 위한 제 2예측기(9) ; 샘플 입력신호가 입력되는 제 1입력단자, 및 제 2입력단자를 가지며, 제 2입력단자에의 입력신호를 샘플 입력신호부터 감산하는 제 1감산기(17) ; 상기 예측신호 발생루프의 출력신호를 제 1감산기(17)의 제 2입력단자로 도입하기 위한 회로 ; 상기 감산기(17)의 출력신호로부터 상기 제 2예측기(9)의 출력신호를 감산하여 그 차동신호를 출력하는 제 2감산기(18) ; 및 상기 제 2감산기(18)의 차동신호를 지연시켜 상기 양자화기(3)에 그것을 출력시키는 제 2지연소자 ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  17. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)로 구성되며, 상기 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1지연소자(6)의 출력신호를 가산시키고, 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시켜 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 제 3예측기(10)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  18. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1지연소자(6)의 출력신호를 가산시키고, 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수만큼 제 1예측기(5)의 출력신호를 증배시키는 제 3예측기(10)와 제 3예측기의 출력신호를 지연시키고 제 3지연소자(16)의 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 제 3지연소자(16)로 구성되어 있는 것을 특징으로 하는 차동 코딩 회로.
  19. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1지연소자(6)의 출력신호를 가산시키고, 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수의 자승만큼 제 1가산기(4)의 출력신호를 증배시키는 제 3 예측기(11)와 제 3예측기(11)의 출력 신호를 지연시키고 제 3지연소자(16)의 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 제 3지연소자(16)로 구성되어 있는 것을 특징으로 하는 차동 코딩 회로.
  20. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 제 1지연소자(6), 및 제 3예측기(11)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1예측기(5)의 출력신호를 가산시키고, 제 3예측기(11)는 예측계수의 자승만큼 가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 제 3예측기(11)의 출력신호를 지연시키고, 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 제 1지연소자(6)의 출력신호를 감산기(17)의 제 2입력단자로 직접 도입시키도록 구성되는 것을 특징으로 하는 차동 코딩 회로.
  21. 제16항에 있어서, 상기 예측신호 발생루프는 제 1감산기(4), 제 1지연소자(6), 및 제 1예측기(5)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1예측기(5)의 출력신호를 가산시키고, 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시키며, 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 예측계수만큼 제 1예측기(5)의 출력신호를 증배시켜서 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 것을 특징으로 하는 차동 코딩 회로.
  22. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1지연소자(6), 및 제 1예측기(5)로 구성되며, 제 1가산기는 양자화기(3)의 양자화 차동신호와 제 1예측기(5)의 출력신호를 가산시키고, 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시키며, 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 예측계수의 차승만큼 제 1지연소자(6)의 출력신호를 증배시켜서 그 출력신호를 감산기(17)의 제 2입력단자로 출력하는 제 3예측기(11)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  23. 제16항 내지 22항중 어느 하나에 있어서, 상기 양자화기(3) 및 제 2지연소자(2)의 위치가 반대로 되는 것을 특징으로 하는 차동 코딩 회로.
  24. 제 1항에 있어서, 제1 및 제 2입력신호를 입력으로서 수신하여 양자화 차동신호를 출력하는 양자화기(33) ; 제1 및 제 2입력신호를 입력으로 수신하여 제1 및 제 2출력신호를 출력하는 코드 변환기(20) ; 양자화기(33)의 양자화 차동신호를 지연시켜 그것을 상기 양자화기(33)의 제 2입력 및 코드 변환기(20)의 제 1입력에 출력시키는 제 1지연소자(19) ; 코드 변환기(20)의 제 1출력신호를 지연시키는 제 2지연소자(21) ; 코드 변환기(20)의 제 2출력신호를 지연시켜 그것을 그의 제 2입력에 출력시키는 제 3지연소자(22) ; 및 샘플 입력신호로부터 제 2지연소자(21)의 출력신호를 감산하여 그 차동신호를 양자화기(33)의 제 1입력에 출력하는 감산기(17)를 포함하며, 상기 양자화기(33)는 반전 변환된 다음 예측계수만큼 증배된 제 2입력신호를 제 1입력신호로부터 감산하여 그 차동치를 양자화시키고 다음에 그것을 코드변환시킴으로써 얻어진 값에 대응하는 양자화 차동신호를 출력하고, 상기 코드변환기(20)는 반전 변환된 제 1입력신호와 제 2입력신호를 더하고, 다음에 예측계수의 자승만큼 합해진 치를 증배시킴으로써 얻어진 치에 대응하는 제 1출력신호를 출력하며 마찬가지로 상기 예측계수만큼 합해진 치를 증배시킴으로써 얻어진 치에 대응하는 제 2출력신호를 출력하는 것을 특징으로 하는 차동 코딩 회로.
  25. 제 1항에 있어서, 제1 및 제 2입력신호를 입력으로 수신하여 양자화된 차동신호를 출력하는 양자화기(33) ; 제1 및 제 2입력신호를 수신하여 한 출력신호를 출력하는 코드 변환기(200) ; 양자화기(33)의 양자화된 차동신호를 지연시켜 양자화기(33)의 제 2입력 및 코드 변환기(200)의 제 1입력에 그것을 출력하는 제 1지연소자(19) ; 코드 변환기(200)의 제 1출력신호를 지연시켜 코드 변환기(200)의 제 2입력에 그것을 출력시키는 제 2지연소자(21) ; 및 샘플된 입력신호로부터 제 2지연소자(21)의 출력신호를 감산하여 양자화기(33)의 제 1입력으로 그 차동신호를 출력시키는 감산기(17) ; 를 포함하며 상기 양자화기(33)는 반전 변환되고 제 1입력신호로부터의 예측계수만큼 증배된 제 2입력신호를 감산하여 그 차동치를 증배시킨 다음 그것을 코드변환함으로써 얻어진 값에 대응하는 양자화된 차동신호를 출력하며, 상기 코드 변환기(200)는 반전 변환된 제 1입력신호와 제 2입력신호를 더한 다음 예측계수의 자승만큼 합해진 값을 증배시킬으로써 얻어진 값에 대응하는 출력신호를 출력하는 것을 특징으로 하는 차동 코딩 회로.
  26. 제 3항 또는 제17항에 있어서, 상기 제 1가산기(4)의 출력에서 복호된 국부 복호신호의 2 샘플링 주기에 앞서서 지연된 출력신호에 대응하는 과거 픽셀치에 근거하여 예측된 제 2예측신호를 발생시키는 예측회로(43,44,46,47 및 48 ; 48,611내지 61n및 621내지 62n) ; 샘플된 입력신호로부터 예측회로의 제 2예측신호를 감산하여 그 차동신호를 상기 3-입력 2-출력 방식 디지탈-디지탈 변환기(7)의 제 1입력단자에 출력하는 감산기(51) ; 및 예측회로의 제 2예측신호와 상기 제 1지연소자(6)의 출력신호를 더하여 그들의 합해진 신호를 제 1가산기(4)와 제 3예측기(10)에 출력시키는 제 2가산기(50)를 더 포함하는 것을 특징으로 하는 차동 코딩 회로.
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