KR870002732A - 차동 코딩 회로 - Google Patents

차동 코딩 회로 Download PDF

Info

Publication number
KR870002732A
KR870002732A KR1019850006333A KR850006333A KR870002732A KR 870002732 A KR870002732 A KR 870002732A KR 1019850006333 A KR1019850006333 A KR 1019850006333A KR 850006333 A KR850006333 A KR 850006333A KR 870002732 A KR870002732 A KR 870002732A
Authority
KR
South Korea
Prior art keywords
signal
predictor
delay element
output signal
input
Prior art date
Application number
KR1019850006333A
Other languages
English (en)
Other versions
KR890004441B1 (ko
Inventor
다께시 오까자끼
도시다까 쓰다
신이찌 마끼
기이찌 마쓰다
히로히사 감베
히로까즈 후꾸이
도시 이께자와
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP59181061A external-priority patent/JPS6158327A/ja
Priority claimed from JP59243813A external-priority patent/JPS61121621A/ja
Priority claimed from JP59242456A external-priority patent/JPS61121619A/ja
Priority claimed from JP59245775A external-priority patent/JPS61125233A/ja
Priority claimed from JP59263972A external-priority patent/JPS61142824A/ja
Priority claimed from JP10494885A external-priority patent/JPH0239138B2/ja
Priority claimed from JP60104951A external-priority patent/JPS61292424A/ja
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR870002732A publication Critical patent/KR870002732A/ko
Application granted granted Critical
Publication of KR890004441B1 publication Critical patent/KR890004441B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N11/00—Colour television systems
    • H04N11/04—Colour television systems using pulse code modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3044—Conversion to or from differential modulation with several bits only, i.e. the difference between successive samples being coded by more than one bit, e.g. differential pulse code modulation [DPCM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T9/00—Image coding
    • G06T9/004—Predictors, e.g. intraframe, interframe coding

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

내용 없음

Description

차동 코딩 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 차동 코딩 회로가 사용되는 통신 시스템의 블록도.
제 3도는 본 발명의 일실시예에 의한 차동 코딩 회로의 블록도.
제 4도는 제 3도의 D-D 변환기, 가산기, 및 플립플롭에 대한 더욱 상세한 불록도.

Claims (26)

  1. 차동신호를 발생하기 위해 양자화될 입력신호에 대해 감산을 실시하기 위한 수단, 상기 감산수단의 차동신호를 양자화하기 위한 수단, 및 상기 양자화 수단으로부터 양자화된 차동신호 출력에 근거하여 예측신호를 발생하기 위한 수단으로 이루어지며, 상기 감산수단은 양자화될 상기 입력신호로부터 상기 양자화수단의 양자화된 차동신호와 상기 예측신호 발생수단의 예측신호를 감산하는 것을 특징으로 하는 차동 코딩 회로.
  2. 제 1항에 있어서, 양자화된 차동신호를 발생하는 양자화기(3), 적어도 하나의 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 포함하고 상기 양자화기(3)로 부터의 양자화된 차동신호 출력에 근거하여 예측신호를 발생하는 예측신호 발생루프 ; 예측계수만큼 상기 양자화기(3)의 양자화된 차동신호를 증배하기 위한 제 2예측기(9) ; 샘플된 입력신호가 입력되는 제 1입력단자, 상기 제 2예측기(9)의 출력신호가 입력되는 제 2입력단자, 및 제 3입력단자를 갖고 2개의 출력신호를 출력하는 3-입력 2-출력방식 디지탈-디지탈 변환기(7) ; 상기 예측신호 발생루프의 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 도입하기 위한 회로 ; 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하고 차동신호를 출력하기 위한 제 2가산기 (8) ; 및 상기 차동신호를 지연시키고 상기 양자화기(3)에 그 신호를 출력하기 위한 제 2지연소자(2)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  3. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5) 및 제 1지연소자(6)로 구성되며, 상기 제 1가산기(4)는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 더 할 수 있고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 상기 제 1가산기 (4)의 출력신호를 예측계수 만큼 증배시킬 수 있고, 상기 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 상기 제 1지연소자(6)의 출력신호를 예측계수만큼 증배시키고 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 출력하는 것을 특징으로 하는 차동 코딩 회로.
  4. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(4), 및 제 1지연소자(6)로 구성되며, 제 1가산기 (4)는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 더할 수 있고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 상기 제 1가산기(4)의 출력신호를 증배시킬 수 있고, 상기 제 1지연소자(6)는 예측신호를 지연시킨 수 있으며, 상기 도입회로는 예측계수만큼 상기 제 1예측기(5)의 출력신호를 증배시키기 위한 제 3예측기(10)와 제 3예측기(10)의 출력신호를 지연시키고 제 3지연소자(16)의 출력신호를 디지탈-디지탈 변환기(7)의 제 3 입력단자로 출력하는 제 3지연호로(16)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  5. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)으로 구성되며, 상기 제 1가산기(4)는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 더 할 수 있고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 상기 제 1가산기(4)의 출력신호를 증배시킬 수 있고, 상기 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수의 자승만큼 제 1가산기(4)의 출력신호를 증배시키기 위한 제 3예측기(11) 및 제 3예측기(11)의 출력신호를 지연시키고 제 3지연소자의 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 출력시키기 위한 제 3지연소자(16)로 구성되는 것을 특징으로 하는 차동 코딩 회로.
  6. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 제 1지연소자(6), 및 제 3예측기(11)로 구성되며, 상기 제 1가산기(4)는 상기 양자화기(3)의 양자화된 차동신호와 상기 제 1예측기(5)의 출력신호를 더할 수 있고, 상기 제 3예측기(11)는 예측계수의 자승만큼 상기 가산기(4)의 출력신호를 증배시킬 수 있고, 상기 제 1지연소자(6)는 제 3예측기(11)의 출력신호를 지연시킬 수 있고, 상기 제 1예측기(5)는 예측계수만큼 상기 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 제 1지연회로(6)의 출력신호가 디지탈-디지탈 변환기의 제 3입력단자로 직접 도입되도록 구성되는 것을 특징으로 하는 차동 코딩 회로.
  7. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1지연소자(6), 및 제 1예측기(5)로 구성되며, 제 1가산기는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1예측기(5)의 출력신호를 더할 수 있고, 상기 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시킬 수 있고, 상기 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 상기 제 1예측기(5)의 출력신호를 예측계수만큼 증배시켜 출력신호를 디지탈-디지탈 변환기(7)의 제 3입력단자로 출력하는 것을 특징으로 하는 차동 코딩 회로.
  8. 제 2항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1지연소자(6), 및 제 1예측기 (5)로 구성되며, 상기 제 1가산기는 상기 양자화기(3)의 양자화 차동신호와 상기 제 1예측기(5)의 출력신호를 더할 수 있고, 상기 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시킬 수 있고, 상기 제 1예측기(5)는 예측계수만큼 상기 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 예측계수의 자승만큼 제 1지연소자(6)의 출력신호를 증배시켜 디지탈-디지탈 변환기(7)의 제 3입력단자에 그 출력신호를 출력하는 것을 특징으로 하는 차동 코딩 회로.
  9. 제 2항 내지 제 8항중 어느 하나에 있어서, 상기 양자화기(3)와 제 2지연소자(2)의 위치가 반전되는 것을 특징으로 하는 차동 코딩 회로.
  10. 제 1항에 있어서, 양자화 차동신호에 대응하는 제 1출력신호와 예측계수만큼 증배된 양자화 차동신호에 대응하는 제 2출력신호를 발생시키기 위한 양자화기(31), 제 1가산기(4), 제 1지연소자(6) 및 제 1예측기(5)를 가지며, 상기 제 1가산기(4)는 예측신호를 발생하기 위해 양자화기(31)의 제 1출력신호와 상기 제 1예측기(5)에서 예측계수만큼 증배된 제 1지연소자(6)의 출력 신호를 가산시키도록 되어었는 예측신호 발생루프 ; 예측계수의 자승만큼 상기 제 1지연소자(6)의 출력신호를 증배시키기 위한 제 2예측기(11) ; 샘플 입력신호가 입력되는 제 1입력단자, 상기 양자화기(31)의 제 1출력신호가 입력되는 제 2입력단자, 및 상기 제 2예측기(11)의 출력신호가 입력되는 제 3입력단자를 갖고 2개의 출력신호를 출력하는 3-입력 2-출력 방식 디지탈-디지탈 변환기(7), 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하여 차동신호를 출력하는 제 2가산기(8), 및 상기 차동신호를 지연시키고 상기 양자화기(3)에 그것을 출력하는 제 2지연소자(2)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  11. 제 1항에 있어서, 양자화 차동신호에 대응하는 제 1출력신호와 예측계수만큼 증배된 양자화 차동신호에 대응하는 제 2출력신호를 발생시키기 위한 양자화기(31) ; 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 가지며, 상기 가산기(4)는 상기 양자화기(31)의 양자화 차동신호와 상기 제 1지연소자(6)의 출력신호를 가산시키고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 상기 제 1가산기(4)의 출력신호를 증배시키며, 상기 제 1지연소자(6)는 예측신호를 지연시킬 수 있는, 예측신호 발생루프 ; 예측계수의 자승만큼 상기 제 1가산기(4)의 출력신호를 증배시키는 제 2예측기(11) ; 상기 제 2예측기(11)의 출력신호를 지연시키기 위한 제 2지연소자(16) ; 상기 양자화기(31)의 제 1출력신호를 지연시키기 위한 제 3지연소자(14) ; 상기 양자화기(31)의 제 2출력신호를 지연시키기 위한 제 4지연소자(15) ; 샘플 입력신호가 입력되는 제 1입력단자, 상기 제 2지연소자(16)의 출력신호가 입력되는 제 2입력단자, 및 상기 제 4지연소자(15)의 출력신호가 입력되는 제 3입력단자를 가지며 2 출력신호를 출력하는 3-입력 2-출력 방식 디지탈-디지탈 변환기(7) ; 및 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하여 양자화기(31)에 차동신호를 출력하는 제 2가산기(8) ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  12. 제 1항에 있어서, 예측계수만큼 입력신호를 증배한 다음 그것을 양자화함으로써 얻어진 값에 대응하는 출력신호를 발생시키는 양자화기(32) ; 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 가지며, 상기 제 1가산기(4)는 상기 양자화기(32)의 출력신호와 제 1예측기(5)의 출력신호를 가산시키고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시키며, 상기 제 1지연소자(6)는 상기 제 1가산기(4)의 출력신호를 지연시킬 수있는 예측신호 발생루프 ; 예측계수로 분할된 샘플 입력신호가 입력되는 제 1입력단자, 제 1예측기(5)의 출력신호가 입력되는 제 2입력단자, 및 양자화기(32)의 출력신호가 입력되는 제 3입력단자를 갖고 2개의 출력신호를 출력하는 3-입력 2-출력 방식 디지털-디지탈 변환기(7) 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하기 위한 제 2가산기 (8) ; 및 상기 제 2가산기(8)의 출력신호를 지연시키고 상기 양자화기(32)에 그것을 출력하는 제 2지연소자(2) ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  13. 제 1항에 있어서, 계수 2np(여기에서, n은 1 이상의 정수이고, p는 예측계수)만큼 입력신호를 증배시키고 그것을 양자화시킴으로써 얻어진 값에 대응하는 출력신호를 발생시키는 양자화기(32) ; 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 가지며, 상기 제 1가산기(4)는 양자화기(32)의 출력신호와 제 1예측기(5)의 출력신호를 가산시키고, 상기 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수(p)만큼 제 1지연소자(6)의 출력신호를 증배시키며, 상기 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시킬 수 있는, 예측신호 발생루프 ; 예측계수 1/2np만큼 증배된 샘플 입력신호가 입력되는 제 1입력단자, 제 1예측기(5) 출력신호가 계수 1/:2n을 갖는 제 2예측기(132)를 통해 입력되는 제 2입력단자, 및 상기 양자화기 (32)의 출력 신호가 계수 12/n을 갖는 제 3예측기(131)를 거쳐 입력되는 제 3입력단자를 갖고, 2개의 출력신호를 출력하는 3-입력 2-출력 방식 디지탈-디지탈 변환기(7) ; 상기 디지탈-디지탈 변환기(7)의 2 출력신호를 더하기 위한 제 2가산기(8) ; 및 상기 제 2가산기(8)의 출력신호를 지연시키고 상기 양자화기(32)에 그것을 출력하기 위한 제 2지연소자(2) ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  14. 제12항 또는 제13항에 있어서, 양자화기(32)와 제 2지연소자(2)의 위치가 서로 반전되는 것을 특징으로 하는 차동 코딩 회로.
  15. 제12항 또는 제13항에 있어서, 제 1예측기(5)와 제 1지연소자(6)의 위치가 반전되는 것을 특징으로 하는 차동 코딩 회로.
  16. 제 1항에 있어서, 양자화 차동신호를 발생하기 위한 양자화기(3) ; 적어도 하나의 가산기(4), 제 1예측기(5), 및 제 1지연소자(6)를 포함하고 상기 양자화기(3)로부터의 양자화 차동신호 출력에 근거하여 예측신호를 발생시키는 예측신호 발생루프 ; 예측계수만큼 양자화기(3)의 양자화 차동신호를 증배시키기 위한 제 2예측기(9) ; 샘플 입력신호가 입력되는 제 1입력단자, 및 제 2입력단자를 가지며, 제 2입력단자에의 입력신호를 샘플 입력신호부터 감산하는 제 1감산기(17) ; 상기 예측신호 발생루프의 출력신호를 제 1감산기(17)의 제 2입력단자로 도입하기 위한 회로 ; 상기 감산기(17)의 출력신호로부터 상기 제 2예측기(9)의 출력신호를 감산하여 그 차동신호를 출력하는 제 2감산기(18) ; 및 상기 제 2감산기(18)의 차동신호를 지연시켜 상기 양자화기(3)에 그것을 출력시키는 제 2지연소자 ; 를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  17. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)로 구성되며, 상기 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1지연소자(6)의 출력신호를 가산시키고, 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시켜 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 제 3예측기(10)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  18. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1지연소자(6)의 출력신호를 가산시키고, 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수만큼 제 1예측기(5)의 출력신호를 증배시키는 제 3예측기(10)와 제 3예측기의 출력신호를 지연시키고 제 3지연소자(16)의 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 제 3지연소자(16)로 구성되어 있는 것을 특징으로 하는 차동 코딩 회로.
  19. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 및 제 1지연소자(6)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1지연소자(6)의 출력신호를 가산시키고, 제 1예측기(5)는 예측신호를 발생하기 위하여 예측계수만큼 제 1가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 예측신호를 지연시킬 수 있으며 ; 상기 도입회로는 예측계수의 자승만큼 제 1가산기(4)의 출력신호를 증배시키는 제 3 예측기(11)와 제 3예측기(11)의 출력 신호를 지연시키고 제 3지연소자(16)의 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 제 3지연소자(16)로 구성되어 있는 것을 특징으로 하는 차동 코딩 회로.
  20. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1예측기(5), 제 1지연소자(6), 및 제 3예측기(11)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1예측기(5)의 출력신호를 가산시키고, 제 3예측기(11)는 예측계수의 자승만큼 가산기(4)의 출력신호를 증배시키며, 제 1지연소자(6)는 제 3예측기(11)의 출력신호를 지연시키고, 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 제 1지연소자(6)의 출력신호를 감산기(17)의 제 2입력단자로 직접 도입시키도록 구성되는 것을 특징으로 하는 차동 코딩 회로.
  21. 제16항에 있어서, 상기 예측신호 발생루프는 제 1감산기(4), 제 1지연소자(6), 및 제 1예측기(5)로 구성되며, 제 1가산기(4)는 양자화기(3)의 양자화 차동신호와 제 1예측기(5)의 출력신호를 가산시키고, 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시키며, 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 예측계수만큼 제 1예측기(5)의 출력신호를 증배시켜서 출력신호를 감산기(17)의 제 2입력단자로 출력시키는 것을 특징으로 하는 차동 코딩 회로.
  22. 제16항에 있어서, 상기 예측신호 발생루프는 제 1가산기(4), 제 1지연소자(6), 및 제 1예측기(5)로 구성되며, 제 1가산기는 양자화기(3)의 양자화 차동신호와 제 1예측기(5)의 출력신호를 가산시키고, 제 1지연소자(6)는 제 1가산기(4)의 출력신호를 지연시키며, 제 1예측기(5)는 예측계수만큼 제 1지연소자(6)의 출력신호를 증배시킬 수 있으며 ; 상기 도입회로는 예측계수의 차승만큼 제 1지연소자(6)의 출력신호를 증배시켜서 그 출력신호를 감산기(17)의 제 2입력단자로 출력하는 제 3예측기(11)를 포함하는 것을 특징으로 하는 차동 코딩 회로.
  23. 제16항 내지 22항중 어느 하나에 있어서, 상기 양자화기(3) 및 제 2지연소자(2)의 위치가 반대로 되는 것을 특징으로 하는 차동 코딩 회로.
  24. 제 1항에 있어서, 제1 및 제 2입력신호를 입력으로서 수신하여 양자화 차동신호를 출력하는 양자화기(33) ; 제1 및 제 2입력신호를 입력으로 수신하여 제1 및 제 2출력신호를 출력하는 코드 변환기(20) ; 양자화기(33)의 양자화 차동신호를 지연시켜 그것을 상기 양자화기(33)의 제 2입력 및 코드 변환기(20)의 제 1입력에 출력시키는 제 1지연소자(19) ; 코드 변환기(20)의 제 1출력신호를 지연시키는 제 2지연소자(21) ; 코드 변환기(20)의 제 2출력신호를 지연시켜 그것을 그의 제 2입력에 출력시키는 제 3지연소자(22) ; 및 샘플 입력신호로부터 제 2지연소자(21)의 출력신호를 감산하여 그 차동신호를 양자화기(33)의 제 1입력에 출력하는 감산기(17)를 포함하며, 상기 양자화기(33)는 반전 변환된 다음 예측계수만큼 증배된 제 2입력신호를 제 1입력신호로부터 감산하여 그 차동치를 양자화시키고 다음에 그것을 코드변환시킴으로써 얻어진 값에 대응하는 양자화 차동신호를 출력하고, 상기 코드변환기(20)는 반전 변환된 제 1입력신호와 제 2입력신호를 더하고, 다음에 예측계수의 자승만큼 합해진 치를 증배시킴으로써 얻어진 치에 대응하는 제 1출력신호를 출력하며 마찬가지로 상기 예측계수만큼 합해진 치를 증배시킴으로써 얻어진 치에 대응하는 제 2출력신호를 출력하는 것을 특징으로 하는 차동 코딩 회로.
  25. 제 1항에 있어서, 제1 및 제 2입력신호를 입력으로 수신하여 양자화된 차동신호를 출력하는 양자화기(33) ; 제1 및 제 2입력신호를 수신하여 한 출력신호를 출력하는 코드 변환기(200) ; 양자화기(33)의 양자화된 차동신호를 지연시켜 양자화기(33)의 제 2입력 및 코드 변환기(200)의 제 1입력에 그것을 출력하는 제 1지연소자(19) ; 코드 변환기(200)의 제 1출력신호를 지연시켜 코드 변환기(200)의 제 2입력에 그것을 출력시키는 제 2지연소자(21) ; 및 샘플된 입력신호로부터 제 2지연소자(21)의 출력신호를 감산하여 양자화기(33)의 제 1입력으로 그 차동신호를 출력시키는 감산기(17) ; 를 포함하며 상기 양자화기(33)는 반전 변환되고 제 1입력신호로부터의 예측계수만큼 증배된 제 2입력신호를 감산하여 그 차동치를 증배시킨 다음 그것을 코드변환함으로써 얻어진 값에 대응하는 양자화된 차동신호를 출력하며, 상기 코드 변환기(200)는 반전 변환된 제 1입력신호와 제 2입력신호를 더한 다음 예측계수의 자승만큼 합해진 값을 증배시킬으로써 얻어진 값에 대응하는 출력신호를 출력하는 것을 특징으로 하는 차동 코딩 회로.
  26. 제 3항 또는 제17항에 있어서, 상기 제 1가산기(4)의 출력에서 복호된 국부 복호신호의 2 샘플링 주기에 앞서서 지연된 출력신호에 대응하는 과거 픽셀치에 근거하여 예측된 제 2예측신호를 발생시키는 예측회로(43,44,46,47 및 48 ; 48,611내지 61n및 621내지 62n) ; 샘플된 입력신호로부터 예측회로의 제 2예측신호를 감산하여 그 차동신호를 상기 3-입력 2-출력 방식 디지탈-디지탈 변환기(7)의 제 1입력단자에 출력하는 감산기(51) ; 및 예측회로의 제 2예측신호와 상기 제 1지연소자(6)의 출력신호를 더하여 그들의 합해진 신호를 제 1가산기(4)와 제 3예측기(10)에 출력시키는 제 2가산기(50)를 더 포함하는 것을 특징으로 하는 차동 코딩 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850006333A 1984-08-30 1985-08-30 차동 코딩 회로 KR890004441B1 (ko)

Applications Claiming Priority (21)

Application Number Priority Date Filing Date Title
JP59181061A JPS6158327A (ja) 1984-08-30 1984-08-30 高速ｄｐｃｍ符号器
JP59/181061 1984-08-30
JP181061 1984-08-30
JP59243813A JPS61121621A (ja) 1984-11-19 1984-11-19 高速ｄｐｃｍ回路
JP59/242456 1984-11-19
JP59242456A JPS61121619A (ja) 1984-11-19 1984-11-19 高速ｄｐｃｍ回路
JP243813 1984-11-19
JP59/243813 1984-11-19
JP242456 1984-11-19
JP59/245775 1984-11-20
JP59245775A JPS61125233A (ja) 1984-11-20 1984-11-20 高速ｄｐｃｍ回路
JP245775 1984-11-20
JP263972 1984-12-14
JP59/263972 1984-12-14
JP59263972A JPS61142824A (ja) 1984-12-14 1984-12-14 高速ｄｐｃｍ符号器
JP104948 1985-05-18
JP59/104948 1985-05-18
JP59/104951 1985-05-18
JP10494885A JPH0239138B2 (ja) 1985-05-18 1985-05-18 Sabunfugoki
JP60104951A JPS61292424A (ja) 1985-05-18 1985-05-18 差分符号器
JP104951 1985-05-18

Publications (2)

Publication Number Publication Date
KR870002732A true KR870002732A (ko) 1987-04-06
KR890004441B1 KR890004441B1 (ko) 1989-11-03

Family

ID=27565707

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850006333A KR890004441B1 (ko) 1984-08-30 1985-08-30 차동 코딩 회로

Country Status (5)

Country Link
US (1) US4771439A (ko)
EP (1) EP0173983B1 (ko)
KR (1) KR890004441B1 (ko)
CA (1) CA1338767C (ko)
DE (1) DE3586932T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914964B1 (ko) * 2007-06-22 2009-09-02 매크로블록 인코포레이티드 신호 인코더 및 신호 디코더

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE48354T1 (de) * 1985-09-23 1989-12-15 Siemens Ag Codierer fuer mehrdimensionale differenz-pulscode- modulation mit hoher arbeitsgeschwindigkeit.
JPH07109991B2 (ja) * 1989-06-05 1995-11-22 日本ビクター株式会社 ノイズシェーピング型再量子化回路
JPH0314383A (ja) * 1989-06-13 1991-01-23 Canon Inc 符号化装置
US5293229A (en) * 1992-03-27 1994-03-08 Matsushita Electric Corporation Of America Apparatus and method for processing groups of fields in a video data compression system
US6195398B1 (en) 1997-12-19 2001-02-27 Stmicroelectronics, Inc. Method and apparatus for coding and communicating data in noisy environment
JP2002368624A (ja) * 2001-06-08 2002-12-20 Sakai Yasue 圧縮装置及び方法、伸長装置及び方法、圧縮伸長システム、プログラム、記録媒体
KR100612849B1 (ko) 2003-07-18 2006-08-14 삼성전자주식회사 영상 부호화 및 복호화 장치 및 방법
CN105264777B (zh) 2013-04-09 2019-07-09 美国思睿逻辑有限公司 用于在数字麦克风系统中压缩数字信号的系统及方法
GB2530605B (en) * 2014-06-25 2018-10-24 Cirrus Logic Inc Systems and methods for compressing a digital signal
US9626981B2 (en) 2014-06-25 2017-04-18 Cirrus Logic, Inc. Systems and methods for compressing a digital signal

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2260264C3 (de) * 1972-12-08 1975-06-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren und Anordnung zur Schätzwertbildung in einem Codierer für Differenz-Pulscodemodulation
US4179710A (en) * 1976-02-23 1979-12-18 Nippon Electric Co., Ltd. Predictive encoder with a non-linear quantizing characteristic
WO1980000207A1 (en) * 1978-06-27 1980-02-07 Indep Broadcasting Authority Predictive differential pulse-code modulation apparatus
JPS5550738A (en) * 1978-10-05 1980-04-12 Nec Corp Decoding method of adaptability forecasting type differential pulse code and its unit
JPS57101421A (en) * 1980-12-17 1982-06-24 Fujitsu Ltd Generating circuit for differential pulse code modulation signal
US4470146A (en) * 1982-04-30 1984-09-04 Communications Satellite Corporation Adaptive quantizer with instantaneous error robustness
DE3232516A1 (de) * 1982-09-01 1984-03-01 Siemens AG, 1000 Berlin und 8000 München Schneller dpcm-kodierer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914964B1 (ko) * 2007-06-22 2009-09-02 매크로블록 인코포레이티드 신호 인코더 및 신호 디코더

Also Published As

Publication number Publication date
US4771439A (en) 1988-09-13
EP0173983A3 (en) 1988-06-08
KR890004441B1 (ko) 1989-11-03
CA1338767C (en) 1996-12-03
EP0173983B1 (en) 1992-12-30
EP0173983A2 (en) 1986-03-12
DE3586932D1 (de) 1993-02-11
DE3586932T2 (de) 1993-05-13

Similar Documents

Publication Publication Date Title
US4071842A (en) Apparatus for analog to digital conversion
Candy et al. A voiceband codec with digital filtering
KR870002732A (ko) 차동 코딩 회로
JPS6031325A (ja) 予測停止ａｄｐｃｍ符号化方式およびその回路
US4622537A (en) Predictive code conversion method capable of forcibly putting a feedback loop in an inactive state
JPH01117527A (ja) コード変換器
US4319360A (en) Predictor stage for a digit rate reduction system
Dubnowski A microprocessor log PCM/ADPCM code converter
JPS6251830A (ja) 並列処理型平面予測回路
KR0163904B1 (ko) 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로
JPH0654874B2 (ja) 予測符号化装置
JP2975764B2 (ja) 信号の符号化復号化装置
JPS579128A (en) Forecast encoding device
JPH04369123A (ja) Ｄｐｃｍ符号化器
JPH088688B2 (ja) 符号化方式
JPS63207219A (ja) アナログ・デイジタル変換器
JPS6313605B2 (ko)
JPH0156577B2 (ko)
JPS61208934A (ja) 差分パルス変調信号の伝送装置
JPH0366854B2 (ko)
JPS62194742A (ja) Ａｄｐｃｍ符号化方式
KR950035106A (ko) 디지탈 신호 처리 장치 및 방법과, 디서 신호 발생 장치
JPS62104223A (ja) Ａｄｐｃｍ符号化・復合化器
JPS6145422B2 (ko)
JPH11136131A (ja) Ａ／ｄ変換装置およびそのａ／ｄ変換方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19921103

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee