DE3586932T2

DE3586932T2 - Differentielle kodierungsschaltung.

Info

Publication number: DE3586932T2
Application number: DE8585110978T
Authority: DE
Inventors: Hirokazu Fukui; Hirohisa Gambe; Toshi Ikezawa; Shinichi Moegino Haitsu Maki; Kiichi Shibue-So Matsuda; Takeshi Okazaki; Minaminomachi Tsuda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-30
Filing date: 1985-08-30
Publication date: 1993-05-13
Anticipated expiration: 2005-08-31
Also published as: EP0173983A3; CA1338767C; EP0173983B1; DE3586932D1; US4771439A; EP0173983A2; KR890004441B1; KR870002732A

Description

Die vorliegende Erfindung betrifft eine differentielle Kodierungsschaltung zum Kodieren eines PCM-Signals, umfassend:
eine Subtraktionseinrichtung, um eine Subtraktion für ein zu quantisierendes Eingangs-PCM-Signal zu bewirken, um ein differentielles Signal zu erzeugen;
eine Quantisierungseinrichtung zum Quantisieren des von der Subtraktions-Einrichtung erzeugten differentiellen Signals und zum Abgeben eines quantisierten differentiellen Signals;
eine Vorhersageeinrichtung zum Erzeugen eines vorhergesagten Signals in Abhängigkeit von dem quantisierten differentiellen Signal und eines ersten Vorhersagekoeffizienten;
eine erste Zuführungseinrichtung zum Zuführen nur eines ersten Wertes entsprechend dem quantisierten differentiellen Signal, das mit einem zweiten Vorhersagekoeffizienten multipliziert ist, an die Subtraktionseinrichtung; und
eine zweite Zuführungseinrichtung zum Zuführen nur eines zweiten Wertes entsprechend des mit einem dritten Vorhersagkoeffizienten multiplizierten vorhergesagten Signals an die Subtraktionseinrichtung. Eine derartige Schaltung ist in der US-A-4 541 102 beschrieben.
Die differentielle Kodierungsschaltung entsprechend der vorliegenden Erfindung kann beispielsweise als eine Einrichtung verwendet werden, die eine Bandbreiten-Kompressionskodierung eines Bildsignals ausführt.
Eine herkömmliche differentielle Kodierungsschaltung, wie im folgenden noch näher beschrieben, enthält beispielsweise eine Subtraktionseinrichtung zum Berechnen eines differentiellen Signals zwischen einem abgetasteten Eingangssignal und einem vorhergesagten Signal, einen Quantisierer zum Quantisieren des differentiellen Signals, einen Addierer zum Addieren eines quantisierten differentiellen Signals von dem Quantisierer und eines vorhergesagten Signals vor einer Abtastperiode, und einen Multiplizierer zum Multiplizieren eines Ausgangssignals des Addierers mit einem Vorhersagekoeffizienten, um so das vorhergesagte Signal zu erzeugen. Bei Verwendung zur Bild-Bandbreiten-Kompressionskodierungseinrichtung ist jedoch die Betriebsgeschwindigkeit nicht so hoch wie gewünscht.
Aufgabe der vorliegende Erfindung ist es, eine verbesserte differentielle Kodierungsschaltung zu schaffen, die eine erhöhte Betriebsgeschwindigkeit besitzt, um beispielsweise Bandbreiten-Kompression unter Verwendung eines DPCM-Coders durchzuführen.
Die obige Aufgabe wird erfindungsgemäß von einer Kodierungsschaltung der eingangs beschriebenen Art gelöst, die dadurch gekennzeichnet ist, daß:
die Subtraktions-Einrichtung enthält:
einen Digital-Digital-Wandler (7) mit drei Eingängen und zwei Ausgängen, der einen ersten Eingang besitzt, der angeschlossen ist, um das Eingangs-PCM-Signal zu empfangen, einen zweiten Eingang, der angeschlossen ist, um den ersten Wert von der ersten Zuführungs-Einrichtung zu empfangen und zu invertieren und einen dritten Eingang, der angeschlossen ist, um den zweiten Wert von der zweiten Zuführungseinrichtung zu empfangen und zu invertieren und zwei Ausgänge aufweist zum Abgeben von Addierwert- und Übertragswert-Signalen für jede Ziffer; und
eine Addiererschaltung (8), die betriebsmäßig an den Digital-Digital-Wandler angeschlossen ist, um die Ausgangssignale davon zu empfangen und eine Vielzahl von Addierern umfaßt, zum Addieren des Addierwertes für jede Ziffer zu einem jeweiligen Übertragswert mit niedrigerer Ordnung um einen Ausgang zu erhalten.
Ausführungsbeispiele einer differentiellen Kodierungsschaltung entsprechend der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die bei liegenden Zeichnungen beschrieben.
In den Zeichnungen zeigen:
Fig. 1 ein Blockschaltbild eines Kommunikationssystems, bei dem eine differentielle Kodierungsschaltung verwendet wird;
Fig. 2 ein Blockschaltbild einer herkömmlichen differentiellen Kodierungsschaltung;
Fig. 3 ein Blockschaltbild einer differentiellen Kodierungsschaltung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 4 ein ausführlicheres Blockschaltbild eines D-D-Wandlers, eines Addierers und eines Flip-Flops in Fig. 3;
Fig. 5 bis Fig. 16 Blockschaltbilder von differentiellen Kodierungsschaltungen entsprechend anderen Ausführungsbeispielen der vorliegenden Erfindung;
Fig. 17 ein Blockschaltbild der herkömmlichen Differenz-Kodierungsschaltung, die in einer Bild-Bandbreiten-Kompressionskodierungs-Einrichtung verwendet wird;
Fig. 18 die Beziehung von vorhergesagten Signalen in einem Bildrahmen; und
Fig. 19 und Fig. 20 Blockschaltbilder von differentiellen Kodierungsschaltungen der vorliegenden Erfindung, die in Bild-Bandbreiten-Kompressionskodierungs- Einrichtungen verwendet werden.
Zum besseren Verständnis der bevorzugten Ausführungsbeispiele wird die erfindungsgemäßen differentielle Kodierungsschaltung im folgenden zunächst im Vergleich mit der herkömmlichen differentiellen Kodierungsschaltung erklärt.
Fig. 1 zeigt ein Beispiel eines in einem DPCM-System verwendeten Kommunikationssystems. Fig. 2 ist ein Blockschaltbild einer in dem System aus Fig. 1 verwendeten herkömmlichen differentiellen Kodierungsschaltung. In Fig. 1 bezeichnet 101 einen Analog/Digital-(A/D)-Wandler, der ein analoges Eingangssignal in einer konstanten Periode abtastet und es in ein digitales abgetastetes Signal wandelt, 102 eine differentielle Kodierungsschaltung, der die abgetasteten Eingangssignale von dem A/D-Wandler 101 eingegeben werden und die ein quantisiertes differentielles Signal abgibt, das erhalten wird indem ein differentielles Signal zwischen dem abgetasteten Eingangssignal und einem in der differentiellen Kodierungsschaltung 102 erzeugten vorhergesagten Signal quantisiert wird, 103 eine Übertragungsschaltung zum Kodieren des quantisierten differentiellen Signals (oder DPCM-Signals) in eine Form zur Übertragung und zum Senden dieses Signals an die Übertragungsleitung, 104 eine Übertragungsleitung, 105 eine Empfangsschaltung, 106 eine differentielle Dekodiererschaltung und 107 einen Digital/Analog(D/A)-Wandler.
In Fig. 2 bezeichnet 1 eine Subtraktions-Einrichtung, 2 ein Flip-Flop als ein Verzögerungselement, 3 einen Quantisierer, 4 einen Addierer, 5 einen Multiplizierer zum Multiplizieren eines Eingangssignals mit einem Vorhersagekoeffizienten p (beispielsweise 1/2), und 6 ein Flip-Flop als ein Verzögerungselement.
Der Betriebsmodus dieser differentiellen Kodierungsschaltung wird im folgenden erklärt. Ein abgetastetes Eingangssignal von dem A/D-Wandler 101 wird der Subtraktions-Einrichtung 1 eingegeben, die ein differentielles Signal zwischen dem abgetasteten Eingangssignal und einem vorhergesagten Signal von dem Multiplizierer 5 berechnet. Dieses differentielle Signal wird in den Quantisierer 3 über das Flipflop 2 eingegeben, das das differentielle Signal um eine Abtastperiode verzögert. Der Quantisierer 3 quantisiert das differentielle Signal und gibt das quantisierte differentielle Signal (oder DPCM-Signal) an die Übertragungsschaltung 103 ab. Dieses quantisierte differentielle Signal wird ebenso dem Addierer 4 eingegeben. Der Addierer 4 addiert dieses quantisierte differentielle Signal und das vorhergesagte Signal, das vor einer Abtastperiode in dem Flip-Flop 6 gespeichert ist. Der Multiplizierer 5 multipliziert den obigen summierten Wert mit dem Vorhersagekoeffizienten p, um das gegenwärtige vorhergesagte Signal zu erzeugen und sendet dieses gegenwärtige vorhergesagte Signal in die Subtraktions-Einrichtung 1. Die Subtraktions-Einrichtung 1 subtrahiert das vorhergesagte Signal von dem abgetasteten Eingangssignal, wie oben beschrieben. Somit gibt die differentielle Kodierungsschaltung aus Fig. 2 ein quantisiertes differentielles Signal an die Übertragungsschaltung 103 ab.
Fig. 3 zeigt ein Ausführungsbeispiel einer differentiellen Kodierungsschaltung entsprechend der vorliegenden Erfindung. Komponenten, die dieselbe Funktion wie in den vorangegangenen Zeichnungen besitzen, tragen die gleichen Bezugszeichen (genauso wie im folgenden). Die Schaltung aus Fig. 3 befindet sich an der Position der differentiellen Schaltung 102 in Fig. 1.
In Fig. 3 werden die Signalleitungen durch eine einzelne Leitung dargestellt. In der praktischen Realisierung sind natürlich eine Vielzahl von Signalleitungen in einer parallelen Anordnung vorgesehen. Die Anzahl von Leitungen werden durch die Zahlen über den Schrägstrich-Markierungen auf den Signalleitungen angezeigt.
Das abgetastete Eingangssignal von dem A/D-Wandler 102 wird dem Übertrags-Eingangsanschluß eines Digital/Digital-Wandlers 7 mit drei Eingangsanschlüssen und zwei Ausgangsanschlüssen (D/D-Wandler) eingegeben. Der D/D-Wandler 7 gibt ein Übertragssignal und ein summiertes Signal an den Addierer 8 ab. Der D/D-Wandler 7 und der Addierer 8 besitzen die äquivalente Funktion, wie die Subtraktionseinrichtung 1 in Fig. 2 und somit gibt der Addierer 8 ein differentielles Signal ab. Dieses differentielle Signal wird dem Quantisierer 3 über das Flip-Flop 2 eingegeben, das als ein Verzögerungselement arbeitet und wird dann von dem Quantisierer 3 quantisiert. Das quantisierte differentielle Signal von dem Quantisierer 3 wird an den Addierer 4 und den Multiplizierer 9 gesendet. Das quantisierte differentielle Signal das dem Multiplizierer 9 eingegeben wird, wird mit dem Vorhersagekoeffizienten p (in diesem Beispiel p = 1/2) in dem Multiplizierer 9 multipliziert, dann invertiert und dem Additions-Eingangsanschluß des D/D-Wandlers 7 eingegeben. Andererseits wird das quantisierte differentielle Signal das dem Addierer 4 eingegeben wird mit dem Inhalt des Flip-Flops 6 in den Addierer 4 addiert. Das summierte Signal wird mit dem Vorhersagekoeffizienten p im Multiplizierer 5 multipliziert, und wird dann dem Flip-Flop 6 eingegeben. Das Ausgangssignal des Flip-Flops 6, das heißt das vorhergesagte Signal vor einer Abtastperiode, wird mit dem Vorhersagekoeffizienten p in dem Multiplizierer 10 multipliziert, dann invertiert und dem anderen Additions-Eingangsanschluß des D/D-Wandlers 7 eingegeben.
Der D/D-Wandler 7 berechnet den differentiellen Wert zwischen dem abgetasteten Eingangssignal und den Ausgangssignalen von den Multiplizierern 9 und 10 für jede Leitung und wandelt diese drei Eingangssignale in zwei Ausgangssignale. Diese zwei Ausgangssignale werden von dem Addierer 8 addiert. Das Ausgangssignal des Addierers 8 wird in den Quantisierer 8 über das Flip-Flop 2 eingegeben.
Fig. 4 ist ein ausführlicheres Blockschaltbild des D/D-Wandlers 7, des Addierers 8 und des Flip-Flops 2 aus Fig. 3. In Fig. 4 umfaßt der D/D-Wandler 7 acht Volladdierer 7&sub1; bis 7&sub8;, den Addierer 8, neun Volladdierer 8&sub1; bis 8&sub9; das Flip-Flop 2 und neun Flip-Flops vom Einbittyp 2&sub1; bis 2&sub9;. A&sub7; bis A&sub0; stellen acht Bit eines abgetasteten Eingangsignals dar. B6 bis B0 und C6 bis C0 stellen sieben Bits von Signalen dar, die durch Multiplizieren von acht Bit des Ausgangssignals des Quantisierers 3 mit dem Vorhersagekoeffizienten p (d. h., 1/2) in den Multiplizierern 9 bzw. 10 erhalten werden.
Die Bits A0 bis A7 des abgetasteten Eingangssignals werden jeweils dem Übertrags-Eingangsanschluß der Volladdierer 7&sub1; bis 7&sub8; eingegeben. Die Bits B0 bis B6 und Bits C0 bis C6 werden invertiert bzw. zwei Additions-Eingangsanschlüssen der Volladdierer 7&sub1; bis 7&sub7; eingegeben. Für den Fall des Volladdierers 7&sub8; des höchstwertigen Bits (MSB) werden die Bits B6 und C6 den Additions-Anschlüssen eingegeben. Die Summen-Ausgangsanschlüsse der Volladdierer 7&sub1; bis 7&sub8; sind jeweils an die Additions-Eingangsanschlüsse der Volladdierer 8&sub1; bis 8&sub8; des Addierers angeschlossen. Der Summen-Ausgangs-Anschluß des Volladdierers 7&sub8; ist auch an den Additions-Eingangsanschluß des Volladdierers 8&sub9; angeschlossen. Die Übertrags-Ausgangsanschlüsse der Volladdierer 7&sub1; bis 7&sub8; sind jeweils an die anderen Additions-Eingangsanschlüsse der Volladdierer 8&sub2; bis 8&sub9; angeschlossen. Der andere Additions-Eingangsanschluß des Volladdierers 8&sub1; des Bits mit niedrigster Wertigkeit (LSB) ist mit Masse verbunden. Alternativ kann ein Korrektursignal der Betriebsgenauigkeit in jenen eingegeben werden. Die Übertrags-Ausgangsanschlüsse der Volladdierer 8&sub1; bis 8&sub8; sind jeweils an die Übertags-Eingangsanschlüsse der nächstwertigen Volladdierer 8&sub2; bis 8&sub9; angeschlossen, bis auf die Tatsache, daß die Hochpegel-Spannung an den Übertrags-Eingangsanschluß des Volladdierers 8&sub1; angelegt wird.
Die Summen-Ausgangsanschlüsse der Volladdierer 8&sub1; bis 8&sub9; sind jeweils an den Quantisierer 3 über die Flip-Flops 2&sub1; bis 2&sub9; angeschlossen.
Die differentiellen Kodierungsschaltungen aus Fig. 2 und Fig. 3 besitzen eine äquivalente Funktion. Das bedeutet in Fig. 2, daß das vorhergesagte Signal an die Subtraktions-Einrichtung 1 als p·(Q + R) ausgedrückt wird, falls A das abgetastete Eingangssignal, D das differentielle Signal, das dem Flip-Flop 2 eingegeben wird, Q das quantisierte differentielle Signal, das von dem Quantisierer 3 abgegeben wird, R das Ausgangssignal des Flip-Flops 6 an den Addierer 4 und p den Vorhersagekoeffizienten darstellt. Somit wird das differentielle Signal D folgendermaßen ausgedrückt:
D = A - p·(Q + R)
Andererseits wird in Fig. 3 das differentielle Signal D folgendermaßen ausgedrückt:
D = A - p·Q - p·R
Wie aus diesen zwei Ausdrücken ersichtlich, besitzen die Schaltungen aus Fig. 2 und 3 die äquivalente Funktion.
Die Betriebsgeschwindigkeit der differentiellen Kodierungsschaltungen aus Fig. 2 und 3 hängt von dem kritischen Pfad des Signals ab, d. h. dem Pfad mit der längsten Signalübertragungszeit. Der kritische Pfad aus Fig. 2 ist, basierend auf dem Flip-Flop 2, der Pfad von dem Flip-Flop 2 über den Quantisierer 3, den Addierer 4, den Multiplizierer 5 und die Subtraktions-Einrichtung 1 und zurück zum Flip-Flop 2. Im Fall von Fig. 3 sollten drei Signalpfade untersucht werden; ein erster Pfad von dem Flip-Flop 2 über den Quantisierer 3, den Multiplizierer 9, den D/D-Wandler 7 und den Addierer 8 und zurück zum Flip-Flop 2; einen zweiten Pfad von dem Flip-Flop 2 über den Quantisierer 3, den Addierer 4, und den Multiplizierer 5 zum Flip-Flop 6, und einen dritten Pfad von dem Flip-Flop 6 über den Multiplizierer 10, den D/D-Wandler 7 und den Addierer 8 zum Flip-Flop 2.
Wenn man die Betriebsgeschwindigkeit von jeder Komponente der Schaltung betrachtet, benötigen die Subtraktions-Einrichtung 1 und die Addierer 4 und 8 eine größere Betriebszeit als der D/D-Wandler 7, da sie aus seriellen Arithmetik-Schaltungen bestehen, die sequentiell einen Übertrag von dem LSB zum MSB beinhalten. Dementsprechend ist von den drei Pfaden aus Fig. 3, der erste Pfad der kritische Pfad, der die längste Signalübertragungszeit benötigt.
Wenn man den kritischen Pfad der Schaltung aus Fig. 3 mit demjenigen aus Fig. 2 vergleicht, besitzen der Addierer 8 und der Addierer 4 fast die gleiche Betriebsgeschwindigkeit und der D/D-Wandler 7 ist schneller als die Subtraktions-Einrichtung 1. Als Folge davon ist die Schaltung aus Fig. 3 schneller als die aus Fig. 2 und zwar um die Geschwindigkeitsdifferenz des Wandlers bezüglich der Subtraktions-Einrichtung.
Fig. 5 bis 9 zeigen andere Ausführungsbeispiele der differentiellen Kodierungsschaltung entsprechend der vorliegenden Erfindung. Diese Ausführungsbeispiele sind bezüglich der Zusammensetzung des Addierers 4, des Multiplizierers 5, des Flip-Flops 6 und des Multiplizierers 10 aus Fig. 3 modifiziert. Jedoch sind diese Schaltungen in ihrer Funktion äquivalent zu der Schaltung aus Fig. 3.
In Fig. 5 wird das Ausgangssignal des Multiplizierers 5 invertiert und dem Eingangsanschluß des D/D-Wandlers 7 über den Multiplizierer 10 und das Flip-Flop 16 eingegeben.
In Fig. 6 wird das Ausgangssignal des Addierers 4 invertiert und dem Eingangsanschluß des D/D-Wandlers 7 über einen Multiplizierer 11, der sein Eingangssignal mit dem Quadrat des Vorhersagekoeffizienten p multipliziert und dem Flip-Flop 16 eingegeben.
In Fig. 7 sind die Positionen des Multiplizierers 5 und des Flip-Flops 6 im Vergleich mit Fig. 3 umgekehrt und das Ausgangssignal des Addierers 4 wird über den oben beschriebenen Multiplizierer 11 dem Flip-Flop 6 eingegeben. Außerdem wird das Ausgangssignal des Flip-Flops 6 invertiert und dem Eingangsanschluß des D/D-Wandlers 7 eingegeben.
In Fig. 8 sind ebenso die Positionen des Multiplizierers 5 und des Flip-Flops 6 im Vergleich mit Fig. 3 umgekehrt und das Ausgangssignal des Multiplizierers 5 wird invertiert und dem Eingangsanschluß des D/D-Wandlers 7 über den Multiplizierer 10 eingegeben.
In Fig. 9 sind im Vergleich mit Fig. 3 die Positionen des Multiplizierers 5 und des Flip-Flops 6 auch umgekehrt und das Ausgangssignal des Flip-Flops 6 wird invertiert und über den oben beschriebenen Multiplizierer 11 dem Eingangsanschluß des D/D-Wandlers 7 eingegeben.
Als weitere Ausführungsbeispiele der vorliegenden Erfindung ist es außerdem möglich, die Positionen des Flip-Flops 2 und des Quantisierers 3 aus Fig. 3 bzw. 5 bis 9 umzudrehen.
Fig. 10 zeigt ein weiteres Ausführungsbeispiel der erfindungsgemäßen differentiellen Kodierungsschaltung. Diese Schaltung besitzt eine noch höhere Betriebsgeschwindigkeit als diejenige der Schaltung aus Fig. 3. Die Verbesserungen im Vergleich mit der Schaltung aus Fig. 3 sind folgendermaßen. Zunächst wird anstelle des Quantisierers 3 ein Quantisierer 31 verwendet, der zwei Ausgangssignale abgibt. Das heißt, dieser Quantisierer 31 gibt einerseits das quantisierte differentielle Signal Q ab und andererseits ein Ausgangssignal p·Q entsprechend dem Wert, der durch Multiplizieren des Vorhersagekoeffizienten p mit dem quantisierten differentiellen Signal Q in Ansprechen auf das differentielle Signal D, das von dem Flip-Flop 2 eingegeben wird, erhalten wird. Außerdem ist der Multiplizierer 9 aus Fig. 3 weggelassen und der Ausgangsanschluß des Quantisierers 31 und des Eingangsanschlusses des D/D-Wandlers 7 sind direkt verbunden. Der Quantisierer 31 kann aus einem Nur-Lesespeicher (ROM), einem Speicher mit wahlfreiem Zugriff (RAM), einem programmierbaren Logikfeld (PLA) etc. gebildet werden. Die Ausgangsbits werden in zwei Ausgangsabschnitte unterteilt; einer für das Signal Q und der andere für das Signal p·Q. Verschiedene Daten, beispielsweise Q und p·Q, werden in den Speicherbereichen der beiden Ausgangsabschnitte bezüglich eines Eingangssignals, d. h. einer Eingangsadresse, gespeichert.
Zweitens sind die Positionen des Multiplizierer 5 und des Flip-Flops 6 aus Fig. 3 umgekehrt, um die Betriebszeit im Falle des Signalpfades von dem Flip-Flop 2 über den Addierer 4 an das Flip-Flop 6 zu verkürzen. Außerdem wird das Ausgangssignal des Flip-Flops 6 invertiert und andererseits dem Addierer 4 über einen Multiplizierer 5 eingegeben, der es mit dem Vorhersagekoeffizienten p multipliziert und andererseits dem D/D-Wandler 7 über einen Multiplizierer 11 eingegeben, der es mit dem Quadrat des Vorhersagekoeffizienten p multipliziert.
Wie aus den Zeichnungen deutlich ersichtlich ist die Schaltung aus Fig. 10 funktionsmäßig der Schaltung aus Fig. 3 trotz der oben beschriebenen Modifikation äquivalent.
Wenn man die Betriebsgeschwindigkeit der Schaltung aus Fig. 10 betrachtet, besitzt die Schaltung die folgenden Signalpfade: einen ersten Pfad von dem Flip-Flop 2 über den Quantisierer 31, den D/D-Wandler 7 und den Addierer 8 zurück zum Flip-Flop 2; einen zweiten Pfad von dem Flip-Flop 2 über den Quantisierer 31 und den Addierer 4 an das Flip-Flop 6; und einen dritten Pfad von dem Flip-Flop 6 über den Multiplizierer 11, den D/D-Wandler 7 und den Addierer 8 zum Flip-Flop 2. Wenn der Multiplizierer 11 schneller als der Quantisierer 31 ist, ist der kritische Pfad der Schaltung aus Fig. 10 der erste Pfad. Wenn man diesen kritischen Pfad aus Fig. 1 mit demjenigen aus Fig. 3 vergleicht, ist die Betriebsgeschwindigkeit der zuerst genannten um eine Verzögerungszeit des Multiplizierers 9 schneller als die der zuletzt genannten.
Fig. 11 zeigt ein weiteres Ausführungsbeispiel der erfindungsgemäßen differentiellen Kodierungsschaltung. Wiederum ist die Betriebsgeschwindigkeit schneller als diejenige der Schaltung aus Fig. 3. Die Verbesserungen, im Gegensatz zur Schaltung aus Fig. 3. sind wie folgt.
Zunächst ist der Quantisierer 31, der der gleiche ist wie derjenige aus Fig. 10, direkt unmittelbar hinter dem Addierer 8 angeschlossen. Das quantisierte differentielle Signal Q von dem Quantisierer 31 wird in die Übertragungsschaltung 103 und über ein Flip-Flop 14 dem Addierer 4 eingegeben. Das Signal p·Q, das erhalten wird, indem das quantisierte differentielle Signal Q mit dem Vorhersagekoeffizienten p multipliziert wird, wird invertiert und über ein Flip-Flop 15 dem D/D-Wandler 7 eingegeben. Der Quantisierer 31 besteht in der praktischen Realisierung aus einem ROM, RAM, PLA etc., wie oben beschrieben. In Fig. 11 ist jedoch der Quantisierer 31 durch ein äquivalentes Funktionsblockschaltbild dargestellt, das einen quantisierenden Abschnitt 311 und einen multiplizierenden Abschnitt 312 umfaßt.
Um die Übertragungszeit des Pfads von dem Flip-Flop 6 zum Flip-Flop 2 aus Fig. 3 zu verkürzen, ist außerdem der Multiplizierer 10 weggelassen. Anstelle davon wird das Ausgangssignal des Addierer 4 invertiert und dem D/D-Wandler 7 über den Multiplizierer 11, der es mit dem Quadrat des Vorhersagekoeffizienten p multipliziert, und einem Flip-Flop 16 eingegeben. Die Schaltung aus Fig. 11 ist in ihrer Funktion der Schaltung aus Fig. 3 äquivalent.
Wenn man die Betriebsgeschwindigkeit der Schaltung aus Fig. 11 betrachtet, besitzt die Schaltung die folgenden Signalpfade: einen ersten Pfad von dem Flip-Flop 15 über den D/D-Wandler 7, den Addierer 8, und den Quantisierer 11 zurück zum Flip-Flop 15; einen zweiten Pfad vom Flip-Flop 14 über den Addierer 4 zum Multiplizierer 5 und zum Flip-Flop 6 oder zum Multiplizierer 11 zum Flip-Flop 16; und einen dritten Pfad von dem Flip-Flop 16 über den D/D-Wandler 7, den Addierer 8, und den Quantisierer 31 zum Flip-Flop 14 oder 15. In diesem Fall ist der kritische Pfad der erste Pfad oder der dritte Pfad. Somit ist die Schaltung aus Fig. 11 im Vergleich mit der Schaltung aus Fig. 3 um die Verzögerungszeit in dem Multiplizierer 9 oder 10 schneller.
Es ist möglich, die Schaltung aus Fig. 11 zu modifizieren. Beispielsweise können der Quantisierer 11 und die Flip-Flops 14 und 15 von einem einzelnen registrierten ROM mit beiden Funktionen gebildet werden.
Fig. 12 zeigt ein weiteres Ausführungsbeispiel der erfindungsgemäßen differentiellen Kodierungsschaltung. Wiederum ist die Betriebsgeschwindigkeit schneller als diejenige der Schaltung aus Fig. 3. Im folgenden werden die Verbesserungen im Vergleich mit der Schaltung aus Fig. 3 beschrieben. In der Schaltung aus Fig. 12 ist der Quantisierer 3 durch einen Quantisierer 32 ersetzt, der arbeitet um den Wert abzugeben, der erhalten wird, indem das multiplizierte differentielle Signal durch den Vorhersagekoeffizienten p quantisiert wird. Deswegen sind die Multiplizierer 9 und 10 der Schaltung aus Fig. 3 weggelassen worden, die dazu dienen um den Vorhersagekoeffizienten p zu multiplizieren. Außerdem ist ein Multiplizierer 13 zum Multiplizieren mit dem reziproken Wert 1/P des Vorhersagekoeffizienten vor dem D/D-Wandler 7 vorgesehen, so daß der Vorhersagekoeffizient p, der beim Quantisierer 32 multipliziert wird, an dem Ausgangsanschluß des Quantisierers 32 gelöscht ist. Die Schaltung aus Fig. 12 besitzt eine äquivalente Funktion wie die Schaltung aus Fig. 3.
Der Quantisierer 32 kann durch ein RAM, ROM, PLA etc. realisiert werden. In Fig. 12 ist der Quantisierer 32 durch ein äquivalentes Funktionsblockschaltbild dargestellt, das aus einem multiplizierenden Abschnitt 321 und einen quantisierenden Abschnitt 322 besteht.
Wenn man die Betriebsgeschwindigkeit der Schaltung aus Fig. 12 betrachtet, besitzt die Schaltung die folgenden zwei Pfade: einen ersten Pfad von dem Flip-Flop 2 über den Quantisierer 32, den D/D-Wandler 7 und den Addierer 8 zurück zum Flip-Flop 2 und einen zweiten Pfad von dem Flip-Flop 2 zum Flip-Flop 6 über den Quantisierer 32, den Addierer 4 und den Multiplizierer 5.
Wenn der Multiplizierer 5 schneller ist als der Quantisierer 32, ist der kritische Pfad der erste Pfad. Wenn man diesen kritischen Pfad mit demjenigen aus Fig. 3 vergleicht, ist die Betriebsgeschwindigkeit zur Vorhersage der Schaltung aus Fig. 12, um die Verzögerungszeit des Multiplizierers 9 schneller als diejenige der Schaltung aus Fig. 3.
Außerdem kann die Schaltung aus Fig. 12 modifiziert werden.
Beispielsweise können die Positionen des Flip-Flops 2 und des Quantisierers 32 umgedreht werden. Zudem können die Positionen des Multiplizierers 5 und des Flip-Flops 6 umgedreht werden. In dem ersteren Fall ist der kritische Pfad der Pfad von dem Flip-Flop 2 über den D/D-Wandler 7, den Addierer 8 und den Quantisierer 32 zurück zum Flip-Flop 2, falls die Verzögerungszeit des Multiplizierers 5 gleich Null ist (d. h. Bitverschiebung) oder die Position des Multiplizierers 5 und des Flip-Flops 6 umgekehrt sind. In ähnlicher Weise ist in dem zweiten Fall der kritische Pfad der Pfad von dem Flip-Flop 2 über den Quantisierer 32, den D/D-Wandler 7 und den Addierer 8 zurück zum Flip-Flop 2, wenn in dem letzteren Fall die Verzögerungszeit des Multiplizierers 5 kleiner ist als diejenige des D/D-Wandlers 7. In jedem Fall ist die Betriebsgeschwindigkeit für die Vorhersage der Schaltung um die Verzögerungszeit des Multiplizierers 9 schneller als diejenige der Schaltung aus Fig. 3.
Fig. 13 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung, die die differentielle Kodierungsschaltung aus Fig. 12 verbessert. Das heißt, in der Schaltung aus Fig. 12 erhöht sich die Anzahl von Ausgangsbits des Multiplizierers 13, wenn der Vorhersagekoeffizient p des Multiplizierers 5 klein ist. Dementsprechend steigt die Verzögerungszeit des Addierers 8 an, und somit steigt die Verzögerungszeit des kritischen Pfades an. Als Folge davon wird die Betriebsgeschwindigkeit der Schaltung aus Fig. 12 niedrig.
Die Schaltung aus Fig. 13 ist vorgesehen, um dieses Problem zu lösen. In Fig. 13 wird der Koeffizient des Multiplizierers 13 zu 1/2np gewählt, wobei n eine ganze Zahl größer als 1 ist und p der Vorhersagekoeffizient des Multiplizierers 5 ist. Entsprechend dieser Änderung wird der Koeffizient des multiplizierenden Abschnittes 321 des Quantisierers 32 zu 2np gewählt, ein Multiplizierer 131 zwischen den Quantisierer 32 und dem D/D-Wandler 7 eingefügt und ein Multiplizierer 132 zwischen den Multiplizierer 5 und den D/D-Wandler 7 eingefügt. Die Koeffizienten der Multiplizierer 132 und 132 werden zu 1/2n gewählt.
In dieser Schaltung steigt die Anzahl von Ausgangsbits des Multiplizierers 13 aufgrund des niedrigen Koeffizienten des Multiplizierers 13 nicht an, und somit steigt die Verzögerungszeit des Addierers 8 nicht an. Wenn die Koeffizienten der Multiplizierer 131 und 132 1/2n sind, können sie außerdem von einer "Bit-Verschiebung" gebildet werden, die keine Verzögerungszeit besitzt. Als Folge davon ist die Verzögerungszeit des kritischen Pfades aus Fig. 13 fast dieselbe wie diejenige aus Fig. 12, obwohl der Vorhersagekoeffizient p des Multiplizierers 5 klein ist.
Fig. 14 zeigt ein weiteres Ausführungsbeispiel der differentiellen Kodierungsschaltung entsprechend der vorliegenden Erfindung. Die Betriebsgeschwindigkeit ist schneller als diejenige der Schaltung aus Fig. 2. In Fig. 14 sind 17 und 18 Subtraktions-Einrichtungen und 9 und 10 Multiplizierer zum Multiplizieren des Vorhersagekoeffizienten p (in diesem Beispiel p = 1/2). Die Verbesserungen im Vergleich mit der Schaltung aus Fig. 2 sind wie folgt. Ein Ausgangssignal des Flip-Flops 6 entsprechend dem vorhergesagten Signal vor einer Abtastperiode wird mit dem Vorhersagekoeffizienten p in dem Multiplizierer 10 multipliziert, und dann der Subtraktions-Einrichtung 17 eingegeben. Die Subtraktions-Einrichtung 17 berechnet den differentiellen Wert zwischen dem abgetasteten Eingangssignal und dem Ausgangssignal von dem Multiplizierer 10. Der quantisierte differentielle Signalausgang von dem Quantisierer 3 wird mit dem Vorhersagekoeffizienten p in dem Multiplizierer 9 multipliziert und dann der Subtraktions-Einrichtung 18 eingegeben. Die Subtraktions-Einrichtung 18 berechnet den differentiellen Wert zwischen den Ausgangssignalen des Multiplizierers 9 und der Subtraktions-Einrichtung 17, und gibt ihn über das Flip-Flop 2 an den Quantisierer 3 ab.
Das heißt, in Fig. 2 werden die Ausgangssignale des Quantisierers 3 und des Flip-Flops 6 in dem Addierer 4 addiert, mit dem Vorhersagekoeffizienten p in dem Multiplizierer 5 multipliziert, um das vorhergesagte Signal herzustellen und dann in der Subtraktions-Einrichtung von dem abgetasteten Eingangssignal subtrahiert. Andererseits werden in Fig. 14 das Ausgangssignal des Quantisierers 3 und dasjenige des Flip-Flops 6 mit dem Vorhersagekoeffizienten p getrennt in den Multiplizierern 9 bzw. 10 multipliziert und dann von dem abgetasteten Eingangssignal A getrennt in den Subtraktions-Einrichtungen 17 und 18 subtrahiert. Als Folge davon arbeitet die Schaltung aus Fig. 14 äquivalent zu der Schaltung aus Fig. 2.
Der kritische Pfad, der die Betriebsgeschwindigkeit bestimmt, ist der Pfad von dem Flip-Flop 2 über den Quantisierer 3, den Multiplizierer 9 und die Subtraktions-Einrichtung 18 zurück zum Flip-Flop 2. Im Vergleich mit der Schaltung aus Fig. 2 ist die Schaltung aus Fig. 14 um die Verzögerungszeit des Addierers 4 schneller.
In dieser Schaltung aus Fig. 14 kann die Zusammensetzung des Addierers 4, des Multiplizierers 5, des Flip-Flops 6 und des Multiplizierers 10 in der gleichen Art wie in Fig. 5 bis 9 beschrieben modifiziert werden. Auch die Positionen des Flip-Flops 2 und des Quantisierers 3 können in den oben beschriebenen Modifikationen umgedreht werden.
Fig. 15 zeigt ein weiteres Ausführungsbeispiel der differentiellen Kodierungsschaltung entsprechend der vorliegenden Erfindung. Die Betriebsgeschwindigkeit ist im Vergleich mit der Schaltung aus Fig. 14 vergrößert. In Fig. 15 wird das abgetastete Eingangssignal der Subtraktions-Einrichtung 17 eingegeben. Der Ausgangsanschluß der Subtraktions-Einrichtung 17 ist mit einem der Eingangsanschlüsse des Quantisierers 33 verbunden, während der Ausgangsanschluß des Quantisierers 33 an den anderen Eingangsanschluß über das Flip-Flop 19 angeschlossen ist. Der Ausgangsanschluß des Flip-Flops 19 ist außerdem mit einem der Eingangsanschlüsse einer Code-Umwandlungsschaltung 20 angeschlossen. Die Code-Umwandlungsschaltung 20 besitzt zwei Ausgangsanschlüsse, wobei einer von diesen mit dem subtrahierten Eingangsanschluß der Subtraktions-Einrichtung 17 über einen Flip-Flop 21 angeschlossen ist, und der andere davon mit dem anderen Eingangsanschluß der Schaltung 20 über ein Flip-Flop 22 angeschlossen ist. Die Flip-Flops 21 und 22 verzögern das Ausgangssignal um eine Abtastperiode.
Der Quantisierer 33 und die Code-Umwandlungsschaltung 20 werden durch ein ROM, RAM, PLA etc. gebildet und sind durch ein äquivalentes Funktionsblockschaltbild in Fig. 15 dargestellt.
Das heißt, die Funktion des Quantisierers 33 wird äquivalent von einem Umkehr-Umwandlungsabschnitt 331, der das Ausgangssignal von dem Flip-Flop 19 umgekehrt umwandelt, um die Anzahl von Bits zurückzugewinnen, einem multiplizierenden Abschnitt 332, der das Ausgangssignal des Umkehr-Umwandlungsabschnittes 331 mit dem Vorhersagekoeffizienten p (beispielsweise 1/2) multipliziert, einem subtrahierenden Abschnitt 333, der das Ausgangssignal des multiplizierenden Abschnittes 332 von dem Ausgangssignal der Subtraktions-Einrichtung 17 subtrahiert, einem quantisierenden Abschnitt 334, der das differentielle Ausgangssignal des subtrahierenden Abschnittes 333 quantisiert, und einem umwandelnden Abschnitt 335, der eine Code-Umwandlung des quantisierten differentiellen Signals des quantisierenden Abschnittes 334 durchführt, um die Anzahl von Bits herabzusetzen, übernommen. Die Funktion der Code-Umwandlungsschaltung 20 wird äquivalent von einem Umkehr-Umwandlungsabschnitt 201, der das Ausgangssignal des Flip-Flops 19 umgekehrt umwandelt, einem addierenden Abschnitt 202, der das Ausgangssignal des Umkehr-Umwandlungsabschnittes 201 zu dem Ausgangssignal des Flip-Flops 22 addiert, einem multiplizierenden Abschnitt 203, der das Ausgangssignal des addierenden Abschnittes 202 mit dem Quadratwert p² des Vorhersagekoeffizienten multipliziert und einem multiplizierenden Abschnitt 204, der das Ausgangssignal des addierenden Abschnittes 202 mit dem Vorhersagekoeffizienten p multipliziert, übernommen.
In Fig. 15 arbeitet die Schaltung äquivalent zu der Schaltung aus Fig. 14. In diesem Fall ist der kritische Pfad aus Fig. 15 ein Pfad von dem Flip-Flop 21 über die Subtraktions-Einrichtung 17 und den Quantisierer 33 zum Flip-Flop 19. Wenn man Fig. 15 mit der Fig. 14 vergleicht, arbeitet die Schaltung aus Fig. 15 um die Verzögerungszeit des Multiplizierers 9 schneller, da die Betriebsgeschwindigkeiten der Quantisierer 3 und 33 und der Subtraktions-Einrichtungen 17 und 18 fast gleich sind.
Fig. 16 zeigt eine Modifikation der Schaltung aus Fig. 15. Die Schaltung aus Fig. 16 besitzt eine Code-Umwandlungsschaltung, die sich von derjenigen aus Fig. 15 unterscheidet. Das heißt, in Fig. 16 wird die Code-Umwandlungsschaltung 200 durch das äquivalente Funktionsblockschaltbild dargestellt, das den invertierenden Abschnitt 201, einen multiplizierenden Abschnitt 205, der das Ausgangssignal des Flip-Flops 22 mit dem reziproken Wert p&supmin;¹ des Vorhersagekoeffizienten multipliziert, den addierenden Abschnitt 202 und den multiplizierenden Abschnitt 203 einschließt. Diese Schaltung aus Fig. 16 erhöht die Betriebsgeschwindigkeit um denselben Betrag wie die Schaltung aus Fig. 15.
Außerdem werden beispielsweise in Fig. 15 der Quantisierer 33, die Flip-Flops 12, 21 und 22 und die Code-Umwandlungsschaltung 200 getrennt gebildet. Jedoch können der Quantisierer 33 und das Flip-Flop 19 oder die Code-Umwandlungsschaltung 200 und die Flip-Flops 21 und 22 durch ein einzelnes registriertes ROM gebildet werden. Das gleiche gilt für den Fall aus Fig. 16.
Im folgenden wird nun ein Beispiel der Verwendung der differentiellen Kodierungsschaltung der vorliegenden Erfindung beschrieben. Dieses Beispiel bezieht sich auf die Verwendung in einer Bild-Bandbreiten-Kompressionskodierungseinrichtung, die eine Vorhersage innerhalb eines Feldes, zwischen Feldern und zwischen Rahmen bewirken kann.
Zum einfachen Verständnis wird zunächst die Verwendung der herkömmlichen differentiellen Kodierungsschaltung in einer Bild-Bandbreitenkompressions-Kodierungseinrichtung unter Bezugnahme auf Fig. 17 beschrieben.
Fig. 17 zeigt eine herkömmliche ebene (zweidimensionale) Vorhersage-Kodierungsschaltung. In Fig. 17 bezeichnen die Bezugszeichen 1 bis 6 die gleichen Komponenten wie in Fig. 2. Bezugszeichen 41 und 42 bezeichnen Verzögerungsschaltungen, die jeweils den vorhergesagten Wert P(1H-1) und den vorhergesagten Wert P(1H-2) einer horizontalen Abtastlinie vor dem gleichen Rahmen, wie in Fig. 18 gezeigt, speichern, wobei P(0) einen gegenwärtigen vorhergesagten Wert darstellt. Bezugszeichen 43 und 44 bezeichnen Multiplizierer, die die Ausgangssignale der Verzögerungsschaltungen 41 und 42 jeweils mit dem Vorhersagekoeffizienten 1/4 multiplizieren und 45 bezeichnet einen Addierer, der die Ausgangssignale der Multiplizierer 5, 13 und 14 addiert und einen summierten Wert an die Subtraktions-Einrichtung 1 und das Flip-Flop 6 abgibt.
Der Betriebsmodus der Schaltung aus Fig. 17 wird im folgenden erklärt. Ein vorhergesagtes Signal P(1) einer Abtastperiode vor einer Ausgabe von dem Addierer 4, das vorhergesagte Signal P(1H-1) einer horizontalen Abtastlinie vor dem gegenwärtigen Eingangssignal, das in der Verzögerungsschaltung 41 verzögert wird, und das vorhergesagte Signal P(1H-2) einer Abtastperiode vor dem vorhergesagten Signal P(1H-1), das in der Verzögerungsschaltung 42 verzögert wird, werden mit den Vorhersagekoeffizienten 1/2, 1/4 und 1/4 in den Multiplizierern 5, 43 bzw. 44 zu deren Gewichtung multipliziert. Diese Signale werden dann von dem Addierer 45 addiert, um so das vorhergesagte Signal P(0) zu erhalten. Die Subtraktions-Einrichtung 1 subtrahiert dieses vorhergesagte Signal P(0) von einem abgetasteten Eingangssignal des Bildpunktes und gibt ein differentielles Signal an den Quantisierer 3 über das Flip-Flop 2 ab, das das differentielle Signal um eine Abtastperiode verzögert. Der Quantisierer 3 quantisiert das differentielle Signal und gibt das quantisierte differentielle Signal (oder DPCM-Signal) ab.
Der kritische Pfad der Schaltung aus Fig. 17 ist ein Pfad von dem Flip-Flop 2 über den Quantisierer 3, den Addierer 4, den Multiplizierer 5, den Addierer 45 und die Subtraktions-Einrichtung 1 zurück zum Flip-Flop 2. Um die Betriebsgeschwindigkeit der herkömmlichen Schaltung aus Fig. 17 zu erhöhen, war es erforderlich, die Schaltung aus einer speziellen Einrichtung, beispielsweise einer Einrichtung mit emitter-gekoppelter Logik (ECL) zu bilden. Wenn die Eigenschaften des Quantisierers und/oder des Multiplizierers kompliziert sind, kann eine derartige Schaltung jedoch nicht realisiert werden, sogar wenn eine ECL-Einrichtung verwendet wird.
Fig. 19 zeigt eine ebene Hochgeschwindigkeitsvorhersage- Kodierungsschaltung (oder DPCM-Schaltung) entsprechend der vorliegenden Erfindung. In Fig. 19 bezeichnen die Bezugszeichen 2 bis 10 die gleichen Komponenten wie in Fig. 3. Bezugszeichen 46 und 47 bezeichnen Verzögerungsschaltungen mit Verzögerungszeiten einer Abtastperiode kleiner als diejenige der Abtastschaltung 41 bzw. 42 aus Fig. 17. Bezugszeichen 48 und 50 bezeichnen Addierer 49, 52 und 53 Flip-Flops, die als die Verzögerungsschaltung für eine Abtastperiodeverzögerung verwendet werden und 51 die Subtraktions-Einrichtung.
Im folgenden wird der Betriebsmodus der Schaltung aus Fig. 19 beschrieben. Die Verzögerungsschaltungen 46 und 47 speichern das vorhergesagte Signal P(1H-2) und das vorhergesagte Signal P(1H-3), das eine Abtastperiode schneller als die Verzögerungsschaltungen 41 bzw. 42 ist. Diese Ausgangssignale der Verzögerungsschaltungen 46 und 47 werden mit dem Vorhersagekoeffizienten 1/4 in dem Multiplizierer 43 bzw. 44 multipliziert und dann miteinander in dem Addierer 48 addiert. Die Subtraktions-Einrichtung 51 erhält den differentiellen Wert zwischen dem summierten Wert des Addierers 48 und dem abgetasteten Eingangssignal. Dieser differentielle Wert wird dem D/D-Wandler 7 über das Flip-Flop 52 eingegeben, das die Verzögerungszeit einer Abtastperiode besitzt. Zugleich wird der summierte Wert des Addierers 48 dem Addierer 50 über die Flip-Flops 49 und 53 eingegeben, die ebenso die Verzögerungszeit einer Abtastperiode besitzen, so daß sie zu dem Ausgangssignal des Flip-Flops 6 addiert werden. Dann wird das summierte Signal des Addierers 50 dem Addierer 4 eingegeben. Somit wird die Schaltung aus Fig. 19 der Schaltung aus Fig. 17 äquivalent gemacht.
In Fig. 19 existieren die folgenden Signalpfade, die untersucht werden müssen, um die Betriebsgeschwindigkeit der Schaltung zu bestimmen: einen ersten Pfad von dem Flip-Flop 2 über den Quantisierer 3, den Multiplizierer 9, den D/D-Wandler 7 und den Addierer 8 zurück zum Flip-Flop 2 und einen zweiten Pfad von dem Flip-Flop 6 über den Addierer 50, den Multiplizierer 10, den D/D-Wandler 7 und den Addierer 8 zum Flip-Flop 2. Wenn die Verzögerungszeit des Addierers 50 kleiner ist als diejenige des Quantisierers 3, ist der kritische Pfad der erste Pfad, wie in der Schaltung aus Fig. 3 und die Betriebsgeschwindigkeit ist aufgrund des zweiten Pfades nicht herabgesetzt. Als Folge davon ist die Betriebsgeschwindigkeit der Schaltung aus Fig. 19 schneller als diejenige der Schaltung aus Fig. 17, ohne Verwendung einer speziellen Einrichtung, beispielsweise einer ECL-Einrichtung.
Fig. 20 ist ein allgemeines Blockschaltbild einer differentiellen Kodierungsschaltung, die entsprechend der vorliegenden Erfindung in einer Bild-Bandbreitenkompressions-Kodierungseinrichtung verwendet wird. In Fig. 20 werden die Ausgangswerte der Verzögerungsschaltung 61&sub1; bis 61&sub2; entsprechend einem Bildpunktwert dergleichen Linie, einem Bildpunktwert des gleichen Feldes, einem Bildpunktwert eines verschiedenen Feldes, einem Bildpunktwert eines gleichen Rahmens, einem Bildpunktwert eines unterschiedlichen Rahmens etc. mit den jeweiligen gewichteten Vorhersagekoeffizienten Alpha&sub1; bis Alphan in den Multiplizierern 62&sub1; bis 62n multipliziert. Diese Werte werden dann in dem Addierer 48 addiert. Der summierte Wert des Addierers 48 wird in die Subtraktions-Einrichtung 51 eingegeben. Der Ausgangswert des Addierers 4, der fast dem Eingangswert von zwei Abtastperioden vorher gleicht, wird mit dem Vorhersagekoeffizienten Alpha&sub0; in einem Multiplizierer 63 multipliziert. Ebenso multiplizieren Multiplizierer 64 und 65 das Eingangssignal mit dem Vorhersagekoeffizienten Alpha&sub0;.
Obwohl die Schaltungen aus Fig. 19 und 20 die Schaltung aus Fig. 3 verwenden, kann jedoch ebenso die Schaltung aus Fig. 14 in der gleichen Art verwendet werden.
Alle oben beschriebenen Ausführungsbeispiele beziehen sich auf lineare Vorhersage und wurden unter der Annahme erklärt, daß der Vorhersagekoeffizient p linear war. Deswegen wurde in diesen Ausführungsbeispielen die Vorhersage-Einrichtung nur mittels eines Multiplizierers, beispielsweise der Multiplizierer 5, 9, 10 oder 11, gebildet. Jedoch ist die Vorhersageeinrichtung nicht auf einen Multiplizierer beschränkt, wenn lineare Vorhersage bewirkt wird, beispielsweise kann sie mittels einer "Bit-Verschiebung" realisiert werden.
Außerdem kann die vorliegende Erfindung auf nicht-lineare Vorhersage angewendet werden, wenn die folgende Bedingung bezüglich der Signale Q und R von beispielsweise Fig. 3 erfüllt ist:
p(R + Q) pR + pQ
Für einen derartigen Fall kann der Multiplizierer für Vorhersage, der oben beschrieben wurde, durch eine Vorhersage-Einrichtung ersetzt werden, die aus einer Kombination der Gatter, ROM, RAM, PLA etc. gebildet ist.
Wenn die vorliegende Erfindung außerdem auf die differentielle Kodierungsschaltung angewendet wird, die adaptive Quantisierung (oder ADPCM) bewirkt, kann der Quantisierer und/oder die Vorhersage-Einrichtung einen Steuereingang besitzen, der die Eigenschaften des Quantisierers und/oder der Vorhersage-Einrichtung verändert.

Claims

1. Eine differentielle Kodierungsschaltung zum Kodieren eines PCM-Signals umfassend:

eine Subtraktionseinrichtung (7, 8; 17, 18; 17.333), um eine Subtraktion für ein zu quantisierendes Eingangs-PCM-Signal zu bewirken, um ein differentielles Signal zu erzeugen;

eine Quantisierungseinrichtung (3; 31; 32) zum Quantisieren des von der Subtraktions-Einrichtung erzeugten differentiellen Signals und zum Abgeben eines quantisierten differentiellen Signals;

eine Vorhersageeinrichtung (4, 5, 6; 20; 200) zum Erzeugen eines vorhergesagten Signals in Abhängigkeit von dem quantisierten differentiellen Signal und eines ersten Vorhersagekoeffizienten;

eine erste Zuführungseinrichtung (9, 312, 131) zum Zuführen nur eines ersten Wertes entsprechend dem quantisierten differentiellen Signal, das mit einem zweiten Vorhersagekoeffizienten multipliziert ist, an die Subtraktionseinrichtung; und

eine zweite Zuführungseinrichtung zum Zuführen nur eines zweiten Wertes entsprechend des mit einem dritten Vorhersagkoeffizienten multiplizierten Vorhergesagten Signals an die Subtraktionseinrichtung; dadurch gekennzeichnet, daß:

die Subtraktions-Einrichtung enthält:

einen Digital-Digital-Wandler (7) mit drei Eingängen und zwei Ausgängen, der einen ersten Eingang besitzt, der angeschlossen ist, um das Eingangs-PCM-Signal zu empfangen, einen zweiten Eingang, der angeschlossen ist, um den ersten Wert von der ersten Zuführungs-Einrichtung zu empfangen und zu invertieren und einen dritten Eingang, der angeschlossen ist, um den zweiten Wert von der zweiten Zuführungseinrichtung zu empfangen und zu invertieren und zwei Ausgänge aufweist zum Abgeben von Addierwert- und Übertragswert-Signalen für jede Ziffer; und

eine Addiererschaltung (8), die betriebsmäßig an den Digital-Digital-Wandler angeschlossen ist, um die Ausgangssignale davon zu empfangen und eine Vielzahl von Addierern umfaßt, zum Addieren des Addierwertes für jede Ziffer zu einem jeweiligen Übertragswert mit niedriger Ordnung, um einen Ausgang zu erhalten.

2. Differentielle Kodierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß: der erste Vorhersagekoeffizient dem zweiten Vorhersagekoeffizienten und dem dritten Vorhersagekoeffizienten gleicht.

3. Differentielle Kodierungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Subtraktions-Einrichtung außerdem umfaßt:

ein Verzögerungselement (2), das mit der Addierer-Schaltung (8) und der quantisierenden Einrichtung (3) betriebsmäßig verbunden ist, zum Abgeben des differentiellen Signals und die quantisierende Einrichtung (3),

wobei die quantisierende Einrichtung (3) einen Quantisierer umfaßt, der betriebsmäßig mit dem Verzögerungselement (2), der Vorhersage-Einrichtung (4, 5, 6) und der ersten Zuführungs-Einrichtung (9) verbunden ist, zum Erzeugen des quantisierten differentiellen Signals.

4. Differentielle Kodierungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die quantisierende Einrichtung umfaßt:

einen Quantisierer (3), der betriebsmäßig mit dem Addierer (8) verbunden ist, zum Erzeugen des quantisierten differentiellen Signals; und

ein Verzögerungselement, das betriebsmäßig mit der quantisierenden Einrichtung (3), der ersten Zuführungseinrichtung (9) und der Vorhersage-Einrichtung (4, 5, 6) verbunden ist, zum Verzögern und Abgeben des quantisierten differentiellen Signals.

5. Differentielle Kodierungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Subtraktions-Einrichtung umfaßt:

ein Verzögerungselement (2), das betriebsmäßig mit dem Addierer und der quantisierenden Einrichtung verbunden ist, zum Abgeben des differentiellen Signals an die quantisierende Einrichtung (3); und

wobei die quantisierende Einrichtung einen Quantisierer (3) umfaßt, der betriebsmäßig mit dem Verzögerungselement (2), der Vorhersage-Einrichtung (4, 5, 6) und der ersten Zuführungs-Einrichtung (9) verbunden ist, zum Erzeugen des quantisierten differentiellen Signals und des ersten Wertes, wobei der Quantisierer das quantisierte differentielle Signal an die Vorhersage-Einrichtung und den ersten Wert an die erste Zuführungs-Einrichtung abgibt.

6. Differentielle Kodierungsschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Quantisierer einen Nur-Lese-Speicher oder einen Speicher mit wahlfreiem Zugriff, oder ein programmierbares Logik-Feld oder programmierbare Feld-Logik umfaßt.

7. Differentielle Kodierungsschaltung nach Anspruch 1 oder 2, gekennzeichnet durch:

einen Quantisierer (3), der betriebsmäßig mit der Addierer-Schaltung (8) verbunden ist, zum Erzeugen des quantisierten differentiellen Signals und des ersten Wertes; und

eine Verzögerungs-Einrichtung, die betriebsmäßig mit der quantisierenden Einrichtung, der ersten Zuführungs-Einrichtung und der Vorhersage-Einrichtung verbunden ist, zum Verzögern und Abgeben des quantisierten differentiellen Signals an die Vorhersage-Einrichtung und des ersten Wertes an die erste Zuführungs-Einrichtung.

8. Differentielle Kodierungsschaltung nach Anspruch 7, dadurch gekennzeichnet, daß der Quantisierer wenigstens einen Nur-Lese-Speicher, einen Speicher mit wahlfreiem Zugriff, ein programmierbares Logik-Feld und programmierbare Feld-Logik umfaßt.

9. Differentielle Kodierungsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß

die Vorhersage-Einrichtung eine Vorhersagesignal-Erzeugungsschleife umfaßt, mit -

einem Addierer (4), der betriebsmäßig mit der quantisierenden Einrichtung (3) verbunden ist, zum Addieren eines vorher vorhergesagten Signals zu dem quantisierten differentiellen Signal, um eine Summe zu erzeugen,

eine erste Vorhersage-Einrichtung (5), die betriebsmäßig mit dem Addierer (4) verbunden ist, zum Multiplizieren der Summe die von dem Addierer (4) abgegeben wird mit dem ersten Vorhersagekoeffizienten, um das vorhergesagte Signal zu erzeugen, und

ein Verzögerungselement (6), das betriebsmäßig mit der ersten Vorhersage-Einrichtung (5), dem Addierer (4) und der zweiten Zuführungs-Einrichtung (10) verbunden ist, zum Verzögern des vorhergesagten Signals,das von der ersten Vorhersage-Einrichtung (5) abgegeben wird und zum Zuführen des vorher vorhergesagten Signals an den Addierer (4) und an die zweite Zuführungs-Einrichtung (10), und

wobei die zweite Zuführungs-Einrichtung eine zweite Vorhersage-Einrichtung (10) umfaßt, die betriebsmäßig mit dem Verzögerungselement und der subtrahierenden Einrichtung (7, 8) verbunden ist, zum Multiplizieren des Ausgangs des Verzögerungselementes mit dem zweiten Vorhersagekoeffizienten, um den zweiten Wert zu erzeugen, der der zweiten subtrahierenden Einrichtung (7, 8) zugeführt wird.

10. Differentielle Kodierungsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß

die Vorhersage-Einrichtung eine Vorhersagesignal-Erzeugungsschleife umfaßt, mit:

einer ersten Vorhersage-Einrichtung (5), die betriebsmäßig mit dem Addierer und der zweiten Zuführungs-Einrichtung verbunden ist, zum Multiplizieren der Summe die von dem Addierer abgegeben wird mit dem Vorhersagekoeffizienten, um das vorhergesagte Signal zu erzeugen, und

ein Verzögerungselement (6), das betriebsmäßig mit der ersten Vorhersage-Einrichtung und dem Addierer verbunden ist, zum Verzögern des vorhergesagten Signals das von der ersten Vorhersage-Einrichtung (5) abgegeben wird und zum Zuführen des vorher vorhergesagten Signals an den Addierer (4), und

wobei die zweite Zuführungs-Einrichtung umfaßt:

eine zweite Vorhersage-Einrichtung (10), die betriebsmäßig mit der ersten Vorhersage-Einrichtung (5) verbunden ist, zum Multiplizieren des vorhergesagten Signals von der ersten Vorhersage-Einrichtung mit dem ersten Vorhersage-Koeffizienten, um den zweiten Wert zu erzeugen; und

einem zweiten Verzögerungselement (16), das betriebsmäßig mit der zweiten Vorhersage-Einrichtung (10) und der subtrahierenden Einrichtung (7, 8) verbunden ist, zum Verzögern des zweiten Werts, der an die subtrahierende Einrichtung zugeführt wird.

11. Differentielle Kodierungsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß

einem Addierer (4), der betriebsmäßig mit der quantisierenden Einrichtung (3) und der zweiten Zuführungs-Einrichtung (10) verbunden ist, zum Addieren eines vorher vorhergesagten Signals zu dem quantisierten differentiellen Signal, um eine Summe zu erzeugen,

einer ersten Vorhersage-Einrichtung (5), die betriebsmäßig mit dem Addierer (4) verbunden ist, zum Multiplizieren der Summe die von dem Addierer abgegeben wird mit dem ersten Vorhersage-Koeffizienten, um das vorhergesagte Signal zu erzeugen, und

einem ersten Verzögerungselement (6), das betriebsmäßig mit der ersten Vorhersage-Einrichtung (5) und dem Addierer (4) verbunden ist, zum Verzögern des vorhergesagten Signals, das von der ersten Vorhersage-Einrichtung abgegeben wird und zum Zuführen des vorher vorhergesagten Signals an den Addierer (4), und

wobei die zweite Zuführungs-Einrichtung umfaßt:

eine zweite Vorhersage-Einrichtung (11), die betriebsmäßig mit dem Addierer (4) verbunden ist, zum Multiplizieren der Summe die von dem Addierer (4) abgegeben wird mit dem Quadrat des ersten Vorhersage-Koeffizienten, um den zweiten Wert zu erzeugen; und

ein zweites Verzögerungselement (16), das betriebsmäßig mit der zweiten Vorhersage-Einrichtung (10) und der subtrahierenden Einrichtung (7, 8) verbunden ist, zum Verzögern des zweiten Wertes, das von der zweiten Vorhersage-Einrichtung (11) abgegeben wird. (Fig. 6)

12. Differentielle Kodierungsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Vorhersage-Einrichtung eine Vorhersagesignal-Erzeugungsschleife umfaßt, mit -

einem Addierer (4), der betriebsmäßig verbunden ist, um das quantisierte differentielle Signal von der quantisierenden Einrichtung (3) zu empfangen, zum Addieren des vorhergesagten Signals zu dem quantisierten differentiellen Signal, um eine Summe zu erzeugen,

eine erste Vorhersage-Einrichtung (11), die betriebsmäßig mit dem Addierer (4) verbunden ist, zum Multiplizieren des Summenausgangs von dem Addierer mit dem Quadrat des ersten Vorhersagekoeffizienten, um den zweiten Wert zu erzeugen,

ein Verzögerungselement (6), das betriebsmäßig mit der ersten Vorhersage-Einrichtung (11) und der zweiten Zuführungs-Einrichtung verbunden ist, zum Verzögern des zweiten Werts, der von der ersten Vorhersage-Einrichtung (11) abgegeben wird, und zum Bereitstellen eines Ausgangs an der zweiten Zuführungs-Einrichtung, wobei die zweite Zuführungs-Einrichtung den Ausgang des Verzögerungselementes (6) an die subtrahierende Einrichtung als den zweiten Wert zuführt, und

einer zweiten Vorhersage-Einrichtung (5), die betriebsmäßig mit dem Verzögerungselement (6) und dem Addierer (4) verbunden ist, zum Multiplizieren des Ausgangs des Verzögerungselements mit dem reziproken Wert des ersten Vorhersage-Koeffizienten, um das vorhergesagte Signal zu erzeugen (Fig. 7).

13. Differentielle Kodierungs-Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß

einem Addierer (4), der betriebsmäßig angeschlossen ist, um das quantisierte differentielle Signal von der quantisierenden Einrichtung (3) zu empfangen, zum Addieren des vorhergesagten Signals und des quantisierten differentiellen Signals, um eine Summe zu erzeugen;

ein Verzögerungselement (6), das betriebsmäßig mit dem Addierer verbunden ist, zum Verzögern des Summenausgangs von dem Addierer, um einen Ausgang zu erzeugen,

eine erste Vorhersage-Einrichtung (5), die betriebsmäßig mit dem Verzögerungselement (6), dem Addierer (4) und der zweiten Zuführungs-Einrichtung verbunden ist, zum Multiplizieren des Ausgangs von dem ersten Verzögerungselement (6) mit dem ersten Vorhersage-Koeffizienten, um das vorhergesagte Signal zu erzeugen, und

wobei die zweite Zuführungs-Einrichtung eine zweite Vorhersage-Einrichtung (10) umfaßt, die betriebsmäßig mit der ersten Vorhersage-Einrichtung (5) und der subtrahierenden Einrichtung (7, 8) verbunden ist, zum Multiplizieren des vorhergesagten Signals, das von der ersten Vorhersage-Einrichtung abgegeben wird mit dem ersten Vorhersage-Koeffizienten, um den zweiten Wert zu erzeugen, der der subtrahierenden Einrichtung zugeführt wird (Fig. 8).

14. Differentielle Kodierungsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß

einem Addierer (4), der betriebsmäßig angeschlossen ist, um das quantisierte differentielle Signal von der quantisierenden Einrichtung (3) zu empfangen, zum Addieren des vorhergesagten Signals und des quantisierten differentiellen Signals, um eine Summe zu erzeugen,

ein Verzögerungselement (6), das betriebsmäßig mit dem Addierer (4) verbunden ist, zum Verzögern des Summenausgangs von dem Addierer, um einen Ausgang zu erzeugen,

eine erste Vorhersage-Einrichtung (5), die betriebsmäßig mit dem Verzögerungselement (6), dem Addierer (4) und der zweiten Zuführungs-Einrichtung verbunden ist, zum Multiplizieren des Ausgangs von dem ersten Verzögerungselement mit dem ersten Vorhersage-Koeffizienten, um das vorhergesagte Signal zu erzeugen, und

wobei die zweite Zuführungs-Einrichtung eine zweite Vorhersage-Einrichtung (11) umfaßt, die betriebsmäßig mit dem Verzögerungselement (6) verbunden ist, zum Multiplizieren des Ausgangs von dem Verzögerungselement (6) mit dem Quadrat des ersten Vorhersagekoeffizienten, um den zweiten Wert zu erzeugen, der der subtrahierenden Einrichtung zugeführt wird (Fig. 9).

15. Differentielle Kodierungsschaltung nach irgendeinem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die quantisierende Einrichtung umfaßt:

einen Quantisierer, der betriebsmäßig mit der subtrahierenden Einrichtung verbunden ist, wobei der Quantisierer wenigstens einen Nur-Lese-Speicher, einen Speicher mit wahlfreiem Zugriff, ein programmierbares Logikfeld und programmierbare Feldlogik einschließt; und

ein Verzögerungselement, das betriebsmäßig mit dem Quantisierer und der Vorhersage-Einrichtung verbunden ist.

16. Differentielle Kodierungsschaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die quantisierende Einrichtung einen registrierten Nur-Lese-Speicher umfaßt, der betriebsmäßig mit der Subtraktions-Einrichtung und der Vorhersage-Einrichtung verbunden ist.

17. Differentielle Kodierungsschaltung nach einem der vorhergehenden Ansprüche, außerdem umfassend:

eine Produkt-Einrichtung (13) zum Multiplizieren des zu quantisierenden Eingangssignals mit einem reziproken Wert des Vorhersagekoeffizienten mal 2n, wobei n Null oder eine ganze Zahl größer als Eins ist, vor Zuführung an die Subtraktions-Einrichtung (7); wobei:

die quantisierende Einrichtung (32) angeordnet ist, um ein differentielles Signal entsprechend dem subtrahierten Wert, abgegeben von der subtrahierenden Einrichtung, multipliziert mit dem ersten Vorhersage-Koeffizienten mal 2n zu erzeugen und um das differentielle Signal zu quantisieren, um ein quantisiertes differentielles Signal zu erzeugen;

die erste Zuführungs-Einrichtung (131) angeordnet ist, um einen Wert entsprechend dem quantisierten differentiellen Signal multipliziert mit 1/2n zuzuführen; und

die zweite Zuführungs-Einrichtung (132) angeordnet ist, um einen Wert entsprechend dem vorhergesagten Signal multipliziert mit 1/2n zuzuführen (Fig. 13).

18. Differentielle Kodierungsschaltung nach Anspruch 17, außerdem umfassend:

ein Verzögerungselement (2), das betriebsmäßig mit der Addierer-Schaltung (8) und der quantisierenden Einrichtung (32) verbunden ist, zum Zuführen und Abgeben der Summe an die quantisierende Einrichtung (32),

wobei die quantisierende Einrichtung einen Quantisierer (322) umfaßt, der betriebsmäßig mit dem Verzögerungselement (2), der Vorhersage-Einrichtung (4, 5, 6) und der ersten Zuführungs-Einrichtung (131) verbunden ist, zum Erzeugen des quantisierten differentiellen Signals in Abhängigkeit von dem subtrahierten Wert von der subtrahierenden Einrichtung (7), multipliziert mit dem ersten Vorhersagekoeffizienten mal 2n,

wobei die erste Zuführungs-Einrichtung einen ersten Multiplizierer (131) umfaßt, der betriebsmäßig mit dem Quantisierer (32) verbunden ist, zum Multiplizieren des quantisierten differentiellen Signals von dem Quantisierer mit 1/2n, um den ersten Wert zu erzeugen, der an den Digital/Digital-Wandler (7) zugeführt wird, und

wobei die zweite Zuführungs-Einrichtung (132) einen zweiten Multiplizierer umfaßt, der betriebsmäßig mit der Vorhersage-Einrichtung (4, 5, 6) verbunden ist, zum Multiplizieren des vorhergesagten Signals mit 1/2n, um den zweiten Wert zu erzeugen, der dem Digital/Digital-Wandler (7) zugeführt wird.

19. Differentielle Kodierungsschaltung nach Anspruch 17, dadurch gekennzeichnet, daß

die quantisierende Einrichtung (32) umfaßt:

einen Quantisierer (322), der betriebsmäßig mit der Addiererschaltung (8) verbunden ist, zum Erzeugen des quantisierten differentiellen Signals in Abhängigkeit von dem subtrahierten Wert von der subtrahierenden Einrichtung, multipliziert mit dem ersten Vorhersagekoeffizienten mal 2n, und

ein Verzögerungselement, das betriebsmäßig mit der quantisierende Einrichtung (32), der Vorhersage-Einrichtung und der ersten Zuführungs-Einrichtung verbunden ist, zum Verzögern und Abgeben des quantisierten differentiellen Signals an die Vorhersage-Einrichtung und die erste Zuführungs-Einrichtung,

wobei die erste Zuführungs-Einrichtung einen ersten Multiplizierer (131) umfaßt, der betriebsmäßig mit dem Quantisierer (32) verbunden ist, zum Multiplizieren des quantisierten differentiellen Signals von dem Quantisierer mit 1/2n, um den ersten Wert zu erzeugen, der dem Digital/Digital-Wandler zugeführt wird, und

wobei die zweite Zuführungs-Einrichtung einen zweiten Multiplizierer (132) umfaßt, der betriebsmäßig mit der Vorhersage-Einrichtung (4, 5, 6) verbunden ist, zum Multiplizieren des vorhergesagten Signals mit 1/2n, um den zweiten Wert zu erzeugen, der dem Digital/Digital-Wandler zugeführt wird.

20. Differentielle Kodierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Vorhersage-Einrichtung eine erste Voraussage-Einrichtung zum Erzeugen eines ersten vorhergesagten Signals in Abhängigkeit von dem quantisierten differentiellen Signal und dem ersten Vorhersagekoeffizienten und eine zweite Vorhersage-Einrichtung zum Erzeugen eines zweiten vorhergesagten Signals in Abhängigkeit von dem quantisierten differentiellen Signal umfaßt; und

die zweite Zuführungs-Einrichtung angeordnet ist, um der subtrahierenden Einrichtung (7) einen Wert entsprechend einer Summe der ersten und zweiten vorhergesagten Signale multipliziert mit dem ersten Vorhersagekoeffizienten zuzuführen.

21. Differentielle Kodierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß:

die Vorhersage-Schaltung (20) einen Nur-Lese-Speicher, einen Speicher mit wahlfreiem Zugriff, ein programmierbares Logik-Feld und programmierbare Feldlogik einschließt, zum Erzeugen eines ersten Ausgangssignals und eines zweiten Ausgangssignals;

ein erstes Verzögerungselement (22) betriebsmäßig angeschlossen ist, um das zweite Ausgangssignal von der Vorhersage-Schaltung (20) zu empfangen, zum Zuführen eines verzögerten zweiten Signals an die Vorhersage-Schaltung (20), wobei die Vorhersage-Schaltung das zweite Ausgangssignal in Abhängigkeit von sowohl dem quantisierten differentiellen Signal als auch dem verzögerten zweiten Signal erzeugt;

ein zweites Verzögerungselement (21) vorgesehen ist, das betriebsmäßig mit der Vorhersage-Schaltung (20) und der subtrahierenden Einrichtung (17) verbunden ist, zum Empfangen des ersten Ausgangssignals von der Vorhersage-Schaltung (20) und zum Zuführen eines verzögerten ersten Ausgangssignals als den Wert, der von der subtrahierenden Einrichtung subtrahiert werden soll; und

die erste Zuführungs-Einrichtung angeordnet ist, um einen früheren Wert des quantisierten differentiellen Signals an die quantisierende Einrichtung (334) zuzuführen, wobei die quantisierende Einrichtung das quantisierte differentielle Signal in Abhängigkeit von dem differentiellen Signal und dem früheren Wert des quantisierten differentiellen Signals erzeugt. (Fig. 15).