JPS61121619A - 高速ｄｐｃｍ回路 - Google Patents
高速ｄｐｃｍ回路Info
- Publication number
- JPS61121619A JPS61121619A JP59242456A JP24245684A JPS61121619A JP S61121619 A JPS61121619 A JP S61121619A JP 59242456 A JP59242456 A JP 59242456A JP 24245684 A JP24245684 A JP 24245684A JP S61121619 A JPS61121619 A JP S61121619A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- adder
- multiplier
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は画像帯域圧縮装置に用いられるＤＰＣＭ回路特
に−３入力２出力ディジタル・ディジタル変換器（以下
本明細書において３入力２出力Ｄ／Ｄ変換器と略記する
）及びこの２出力を加算する加算器を用いた高速ＤＰＣ
Ｍ回路に係り、予測のための信号を得る演算速度をより
向上できる高速ＤＰＣＭ回路に関する。
に−３入力２出力ディジタル・ディジタル変換器（以下
本明細書において３入力２出力Ｄ／Ｄ変換器と略記する
）及びこの２出力を加算する加算器を用いた高速ＤＰＣ
Ｍ回路に係り、予測のための信号を得る演算速度をより
向上できる高速ＤＰＣＭ回路に関する。
［従来の技術］
第２図は従来の高速ＤＰＣＭ回路として、本出願人が特
願昭５９−１８１０６１号で出願した発明の実施例を示
す図である。第２図において１は３入力２出力Ｄ／Ｄ変
換器、２は加算器、３と７は遅延素子としてのフリップ
フロップＦＦ、４は量子化器、５は加算器、６． ８．
９は予測係数ｐを乗算する乗算器を示す。また各回路
間の接続線上に短い斜線とともに示す数字はビット数の
一例である。３入力２出力Ｄ／Ｄ変換器１の下方からの
２入力線はｌ標本化周期前の信号を予測して入力するも
ので、その予測のため乗算器６，８．９を使用している
。即ち量子化器４の出力のＤＰＣＭ信号は乗算器８にて
予測係数ｐを乗算され、３入力２出力Ｄ／Ｄ変換器１に
入力し、またＦＦ７の出力であるｌ標本化周期前の値は
、乗算器９にて予測係数ｐを乗算されて３入力２出力Ｄ
／Ｄ変換器１に入力する。そして３入力２出力Ｄ／Ｄ変
換器１に入力しているＰＣＭ信号との間で２出力に変換
され、この出力は加算器５にて加算され、ＦＦ２を介し
て量子化器４に入力する。量子化器４において量子化さ
れたＤＰＣＭ信号を出力するようにして、従来の予測の
ために２入力１出力の減算器を用いるＤＰＣＭ回路より
は高速なりＰＣＭ回路を実現している。
願昭５９−１８１０６１号で出願した発明の実施例を示
す図である。第２図において１は３入力２出力Ｄ／Ｄ変
換器、２は加算器、３と７は遅延素子としてのフリップ
フロップＦＦ、４は量子化器、５は加算器、６． ８．
９は予測係数ｐを乗算する乗算器を示す。また各回路
間の接続線上に短い斜線とともに示す数字はビット数の
一例である。３入力２出力Ｄ／Ｄ変換器１の下方からの
２入力線はｌ標本化周期前の信号を予測して入力するも
ので、その予測のため乗算器６，８．９を使用している
。即ち量子化器４の出力のＤＰＣＭ信号は乗算器８にて
予測係数ｐを乗算され、３入力２出力Ｄ／Ｄ変換器１に
入力し、またＦＦ７の出力であるｌ標本化周期前の値は
、乗算器９にて予測係数ｐを乗算されて３入力２出力Ｄ
／Ｄ変換器１に入力する。そして３入力２出力Ｄ／Ｄ変
換器１に入力しているＰＣＭ信号との間で２出力に変換
され、この出力は加算器５にて加算され、ＦＦ２を介し
て量子化器４に入力する。量子化器４において量子化さ
れたＤＰＣＭ信号を出力するようにして、従来の予測の
ために２入力１出力の減算器を用いるＤＰＣＭ回路より
は高速なりＰＣＭ回路を実現している。
［発明が解決しようとする問題点］
しかしながらこの場合、処理速度を決定するクリティカ
ルパスとしては、３入力２出力Ｄ／Ｄ変換器ｌ、加算器
２、ＦＦ３、量子化器４、乗算器８のループとなり、乗
算器８の動作速度により全体の動作速度を決めることと
なった。そして乗算器８と量子化器４の動作速度は他の
素子と比較するとやや遅いという問題点があった。
ルパスとしては、３入力２出力Ｄ／Ｄ変換器ｌ、加算器
２、ＦＦ３、量子化器４、乗算器８のループとなり、乗
算器８の動作速度により全体の動作速度を決めることと
なった。そして乗算器８と量子化器４の動作速度は他の
素子と比較するとやや遅いという問題点があった。
ｃ問題点を解決するための手段］
前述の問題点を解決するため、本発明の採用した手段は
、出力側に量子化ＤＰＣＭ信号を発生する第１の出力と
量子化ＤＰＣＭ信号に予測係数を乗算した信号を出力す
る第２の出力とを有する量子化器と、 第１の加算器及び第１の遅延素子及び第１の乗算器とを
含み、且つ該第１の乗算器で該第１の遅延素子の出力に
予測係数を乗算し、この出力を前記量子化器の第１の出
力と共に前記第１の加算器に入力して予測値を検出する
予測値検出ループと、第１の入力にＰＣＭ信号が、第２
の入力に前記量子化器の第２の出力が、第３の入力に前
記第１の遅延素子にて遅延された信号と第２の乗算器に
より予測係数を乗算した信号が入力し、２出力とする３
入力２出力ディジタル・ディジタル変換器と、該３入力
２出力ディジタル・ディジタル変換器出力が印加され、
該２出力を加算する第２の加算器と、 該第２加算器出力が印加され該信号を遅延させる第２の
遅延素子と、を具備し、 該第２遅延素子出力は前記量子化器の入力側に接続した
ことである。
、出力側に量子化ＤＰＣＭ信号を発生する第１の出力と
量子化ＤＰＣＭ信号に予測係数を乗算した信号を出力す
る第２の出力とを有する量子化器と、 第１の加算器及び第１の遅延素子及び第１の乗算器とを
含み、且つ該第１の乗算器で該第１の遅延素子の出力に
予測係数を乗算し、この出力を前記量子化器の第１の出
力と共に前記第１の加算器に入力して予測値を検出する
予測値検出ループと、第１の入力にＰＣＭ信号が、第２
の入力に前記量子化器の第２の出力が、第３の入力に前
記第１の遅延素子にて遅延された信号と第２の乗算器に
より予測係数を乗算した信号が入力し、２出力とする３
入力２出力ディジタル・ディジタル変換器と、該３入力
２出力ディジタル・ディジタル変換器出力が印加され、
該２出力を加算する第２の加算器と、 該第２加算器出力が印加され該信号を遅延させる第２の
遅延素子と、を具備し、 該第２遅延素子出力は前記量子化器の入力側に接続した
ことである。
［作用］
本発明では従来の高速ＤＰＣＭ回路の第２の遅延素子（
第２図のＦＦ３）の出力に、第２図の量子化器４の代わ
りに量子化ＤＰＣＭ信号を発生する第１の出力と、量子
化した後予測係数を乗算して出力する第２の出力を有す
る量子化器を設置し、その代わりに量子化器の出力に予
測係数を乗算する乗算器を具備しない。また従来の第１
の加算器の出力に予測係数を乗算せず、その代わりに１
標本化周期前の値（第２図のＦＦ７の出力）に予測係数
を乗算して第１の加算器に入力する一方予測係数の２乗
を乗算して３入力２出力Ｄ／Ｄ変換器に入力する。その
ため前記３入力２出力Ｄ／Ｄ変換器の第２入力となるル
ートに乗算器を具備しないから、クリティカルパスは乗
算器の遅延分だけ予測信号を得るための演算速度が向上
できる。
第２図のＦＦ３）の出力に、第２図の量子化器４の代わ
りに量子化ＤＰＣＭ信号を発生する第１の出力と、量子
化した後予測係数を乗算して出力する第２の出力を有す
る量子化器を設置し、その代わりに量子化器の出力に予
測係数を乗算する乗算器を具備しない。また従来の第１
の加算器の出力に予測係数を乗算せず、その代わりに１
標本化周期前の値（第２図のＦＦ７の出力）に予測係数
を乗算して第１の加算器に入力する一方予測係数の２乗
を乗算して３入力２出力Ｄ／Ｄ変換器に入力する。その
ため前記３入力２出力Ｄ／Ｄ変換器の第２入力となるル
ートに乗算器を具備しないから、クリティカルパスは乗
算器の遅延分だけ予測信号を得るための演算速度が向上
できる。
［実施例］
第１図は本発明の実施例の構成を示すブロック図である
。第１図において１は３入力２出力Ｄ／Ｄ変換器、２は
第２の加算器、３は第２の遅延素子であるフリップフロ
ップＦＦ、５は第１の加算器、７は第１の遅延素子であ
るフリップフロップＦＦ、１０は量子化ＤＰＣＭ信号を
発生する第１の出力と量子化した後予測係数ｐを乗算し
て出力する第２の出力を有する量子化器、１１は予測係
数ｐ×ｐを乗算する第２の乗算器、１２は予測係数ｐを
乗算する第１の乗算器を示す。また各回路間の接続線上
に短い斜線と共に示す数字はビット数の一例である。
。第１図において１は３入力２出力Ｄ／Ｄ変換器、２は
第２の加算器、３は第２の遅延素子であるフリップフロ
ップＦＦ、５は第１の加算器、７は第１の遅延素子であ
るフリップフロップＦＦ、１０は量子化ＤＰＣＭ信号を
発生する第１の出力と量子化した後予測係数ｐを乗算し
て出力する第２の出力を有する量子化器、１１は予測係
数ｐ×ｐを乗算する第２の乗算器、１２は予測係数ｐを
乗算する第１の乗算器を示す。また各回路間の接続線上
に短い斜線と共に示す数字はビット数の一例である。
今ＦＦ３の出力が量子化器ＩＯに印加されたとき、量子
化器１０は従来と同様ＤＰＣＭ信号を第１出力として出
力すると共に、量子化して予測係数ｐを乗算した値を第
２出力とするように動作する。
化器１０は従来と同様ＤＰＣＭ信号を第１出力として出
力すると共に、量子化して予測係数ｐを乗算した値を第
２出力とするように動作する。
この機能は量子化を続出専用メモリＲＯＭで構成し出力
ルート別に格納領域を異ならせ、単体で構成することに
より容易に実現できる。そして量子化器１０の第２出力
は３入力２出力Ｄ／Ｄ変換器１の第２入力となっている
。
ルート別に格納領域を異ならせ、単体で構成することに
より容易に実現できる。そして量子化器１０の第２出力
は３入力２出力Ｄ／Ｄ変換器１の第２入力となっている
。
また第１の遅延素子ＦＦ７の一方の出力は乗算器１２を
介して第１加算器５の入力となる。そして第１の加算器
５の出力は第１の遅延素子として動作するフリップフロ
ップＦＦ７に印加される。第１の遅延素子ＦＦ７の他方
の出力は第２乗算器１１において予測係数ｐｘｐを乗算
する。第２乗算器１１の出力は３入力２出力Ｄ／Ｄ変換
器１の第３入力となっている。
介して第１加算器５の入力となる。そして第１の加算器
５の出力は第１の遅延素子として動作するフリップフロ
ップＦＦ７に印加される。第１の遅延素子ＦＦ７の他方
の出力は第２乗算器１１において予測係数ｐｘｐを乗算
する。第２乗算器１１の出力は３入力２出力Ｄ／Ｄ変換
器１の第３入力となっている。
３入力２出力Ｄ／Ｄ変換器ｌにおいて、第１入力として
入力しているＰＣＭ信号と前記第２・第３入力信号から
２出力を得て、これら出力は第２加算器２において加算
される。第２加算器２の出力は第２の遅延素子として動
作するフリップフロップＦＦ３を介して量子化器１０に
印加される。
入力しているＰＣＭ信号と前記第２・第３入力信号から
２出力を得て、これら出力は第２加算器２において加算
される。第２加算器２の出力は第２の遅延素子として動
作するフリップフロップＦＦ３を介して量子化器１０に
印加される。
［発明の効果］
このようにして本発明によると、乗算器を挿入しないル
ートを設けたため動作速度が早くなり、なおｐｘｐを乗
算する第２の乗算器が量子化器と比較して動作速度がよ
り高速のときは、乗算器Ｉ １８分だけは確実に動作速
度の向上ができる。
ートを設けたため動作速度が早くなり、なおｐｘｐを乗
算する第２の乗算器が量子化器と比較して動作速度がよ
り高速のときは、乗算器Ｉ １８分だけは確実に動作速
度の向上ができる。
第１図は本発明の実施例の構成を示すブロック図、第２
図は従来の高速ＤＰＣＭ回路のブロック図である。 １〜・３入力２出力Ｄ／Ｄ変換器 ２・−・第２の加算器 ３・−第２の遅延素子４．
１０−−一一一量子化器 ５−第１の加算器１１・−
第２の乗算器 １２−・第１の乗算器 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 第１図 第２図
図は従来の高速ＤＰＣＭ回路のブロック図である。 １〜・３入力２出力Ｄ／Ｄ変換器 ２・−・第２の加算器 ３・−第２の遅延素子４．
１０−−一一一量子化器 ５−第１の加算器１１・−
第２の乗算器 １２−・第１の乗算器 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 第１図 第２図
Claims (1)
- 【特許請求の範囲】 出力側に量子化ＤＰＣＭ信号を発生する第１の出力と量
子化ＤＰＣＭ信号に予測係数を乗算した信号を出力する
第２の出力とを有する量子化器と、第１の加算器及び第
１の遅延素子及び第１の乗算器とを含み、且つ該第１の
乗算器で該第１の遅延素子の出力に予測係数を乗算し、
この出力を前記量子化器の第１の出力と共に前記第１の
加算器に入力して予測値を検出する予測値検出ループと
、第１の入力にＰＣＭ信号が、第２の入力に前記量子化
器の第２の出力が、第３の入力に前記第１の遅延素子に
て遅延された信号と第２の乗算器により予測係数を乗算
した信号が入力し、２出力とする３入力２出力ディジタ
ル・ディジタル変換器と、該３入力２出力ディジタル・
ディジタル変換器出力が印加され、該２出力を加算する
第２の加算器と、 該第２加算器出力が印加され該信号を遅延させる第２の
遅延素子と、を具備し、 該第２遅延素子出力は前記量子化器の入力側に接続した
ことを特徴とする高速ＤＰＣＭ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59242456A JPS61121619A (ja) | 1984-11-19 | 1984-11-19 | 高速ｄｐｃｍ回路 |
| EP85110978A EP0173983B1 (en) | 1984-08-30 | 1985-08-30 | Differential coding circuit |
| CA000489802A CA1338767C (en) | 1984-08-30 | 1985-08-30 | Differential coding circuit |
| KR1019850006333A KR890004441B1 (ko) | 1984-08-30 | 1985-08-30 | 차동 코딩 회로 |
| DE8585110978T DE3586932T2 (de) | 1984-08-30 | 1985-08-30 | Differentielle kodierungsschaltung. |
| US07/049,048 US4771439A (en) | 1984-08-30 | 1987-05-12 | Differential coding circuit with reduced critical path applicable to DPCM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59242456A JPS61121619A (ja) | 1984-11-19 | 1984-11-19 | 高速ｄｐｃｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121619A true JPS61121619A (ja) | 1986-06-09 |
| JPH0213970B2 JPH0213970B2 (ja) | 1990-04-05 |
Family
ID=17089365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59242456A Granted JPS61121619A (ja) | 1984-08-30 | 1984-11-19 | 高速ｄｐｃｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121619A (ja) |
-
1984
- 1984-11-19 JP JP59242456A patent/JPS61121619A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213970B2 (ja) | 1990-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930005478A (ko) | 필름-텔레비젼 변환 후 얻어진 텔레비젼 화상에 대한 동 검출 방법 및 장치 | |
| US4864305A (en) | D/A converter | |
| JPS61121619A (ja) | 高速ｄｐｃｍ回路 | |
| JPS55102972A (en) | Removal unit for noise of picture | |
| JPS6320053B2 (ja) | ||
| KR890001379A (ko) | 비디오 신호 처리 방법 및 이를 위한 변환기 | |
| US4642812A (en) | Sound field enlarging device and method | |
| CA1312382C (en) | Arrangement for dpcm-coding with high data rate | |
| JPH0239138B2 (ja) | Sabunfugoki | |
| US6252530B1 (en) | D/A converter having mechanism for preventing analog signal distortion | |
| JPS61125233A (ja) | 高速ｄｐｃｍ回路 | |
| JPH0432822Y2 (ja) | ||
| JP2556723B2 (ja) | 量子化器 | |
| JPS6251830A (ja) | 並列処理型平面予測回路 | |
| JPS6489765A (en) | Noise reduction circuit | |
| JPH0156577B2 (ja) | ||
| KR100633568B1 (ko) | 시간분할 디지털 필터 및 이를 이용한 다채널디지털/아날로그 데이터 변환기 회로 | |
| JP2558245B2 (ja) | 音程制御装置 | |
| JPS61142824A (ja) | 高速ｄｐｃｍ符号器 | |
| JP3300214B2 (ja) | 複合演算器 | |
| JP2556904B2 (ja) | 高速加減算演算装置 | |
| JPH053599B2 (ja) | ||
| JPS6367785B2 (ja) | ||
| JPH0267288U (ja) | ||
| JPH0683378A (ja) | 残響付加装置 |