JP3300214B2 - 複合演算器 - Google Patents
複合演算器Info
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- JP3300214B2 JP3300214B2 JP31268595A JP31268595A JP3300214B2 JP 3300214 B2 JP3300214 B2 JP 3300214B2 JP 31268595 A JP31268595 A JP 31268595A JP 31268595 A JP31268595 A JP 31268595A JP 3300214 B2 JP3300214 B2 JP 3300214B2
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Description
【０００１】
【発明の属する技術分野】この発明は、各種計測装置か
らのアナログ信号やディジタル信号を入力し、予め設定
された演算式により処理し、その演算結果をアナログ信
号またはディジタル信号として計測装置制御システムに
出力する複合演算器に関するものである。
らのアナログ信号やディジタル信号を入力し、予め設定
された演算式により処理し、その演算結果をアナログ信
号またはディジタル信号として計測装置制御システムに
出力する複合演算器に関するものである。
【０００２】
【従来の技術】図７は従来の複合演算器を示す構成図で
あり、図において、Ａは計測装置Ｘ1〜Ｘ3 から入力し
た信号を所定の演算処理を行った後に、この演算結果を
計測装置制御システムＹに出力する複合演算器であり、
計測装置制御システムＹは、これらの演算結果に基づい
て計測装置Ｘ1 〜Ｘ3 を制御するものである。また、１
1 〜１3 は各種計測装置Ｘ1 〜Ｘ3 からのアナログ信号
用の出力ケーブルが接続される入力端子、２は各種計測
装置Ｘ1 〜Ｘ3 からのディジタル信号用の出力ケーブル
が接続される入力端子、３は入力端子１1 〜１3 から取
り込まれたアナログ信号のノイズを除去するフィルタ回
路、４はフィルタ回路３を通過した複数のアナログ信号
の内のいずれかを選択するマルチプレクサ、５はマルチ
プレクサ４に選択されたアナログ信号をディジタル信号
に変換するＡ／Ｄ変換器である。
あり、図において、Ａは計測装置Ｘ1〜Ｘ3 から入力し
た信号を所定の演算処理を行った後に、この演算結果を
計測装置制御システムＹに出力する複合演算器であり、
計測装置制御システムＹは、これらの演算結果に基づい
て計測装置Ｘ1 〜Ｘ3 を制御するものである。また、１
1 〜１3 は各種計測装置Ｘ1 〜Ｘ3 からのアナログ信号
用の出力ケーブルが接続される入力端子、２は各種計測
装置Ｘ1 〜Ｘ3 からのディジタル信号用の出力ケーブル
が接続される入力端子、３は入力端子１1 〜１3 から取
り込まれたアナログ信号のノイズを除去するフィルタ回
路、４はフィルタ回路３を通過した複数のアナログ信号
の内のいずれかを選択するマルチプレクサ、５はマルチ
プレクサ４に選択されたアナログ信号をディジタル信号
に変換するＡ／Ｄ変換器である。
【０００３】６はＣＰＵ、およびメモリ等のディジタル
回路（図示なし）から構成され、Ａ／Ｄ変換器５からの
ディジタル信号、または信号絶縁回路７を介して取り込
んだ各種計測装置からのディジタル信号に対して指定さ
れた演算を実行する制御回路、８は制御回路６により演
算された出力結果を信号絶縁回路７を介して取り込みＤ
／Ａ変換するアナログ出力回路、９はアナログ出力回路
８から出力されたアナログ信号を外部に出力する出力端
子、１０は制御回路６により演算された出力結果が信号
絶縁回路７を介して出力される出力端子、１１は制御回
路６およびアナログ出力回路８等に電圧を印加する電源
回路である。
回路（図示なし）から構成され、Ａ／Ｄ変換器５からの
ディジタル信号、または信号絶縁回路７を介して取り込
んだ各種計測装置からのディジタル信号に対して指定さ
れた演算を実行する制御回路、８は制御回路６により演
算された出力結果を信号絶縁回路７を介して取り込みＤ
／Ａ変換するアナログ出力回路、９はアナログ出力回路
８から出力されたアナログ信号を外部に出力する出力端
子、１０は制御回路６により演算された出力結果が信号
絶縁回路７を介して出力される出力端子、１１は制御回
路６およびアナログ出力回路８等に電圧を印加する電源
回路である。
【０００４】次に動作について説明する。まず、入力端
子１1 〜１3 を介して取り込まれた各種計測装置Ｘ1 〜
Ｘ3 からのアナログ信号（４〜２０ｍＡまたは１〜５Ｖ
の統一信号）は、フィルタ回路３によりノイズを除去さ
れた後にマルチプレクサ４で選択される。その後、この
マルチプレクサ４に選択されたアナログ信号はＡ／Ｄ変
換器５によりディジタル信号に変換され、制御回路６に
入力される。一方、入力端子２より取り込まれたディジ
タル信号は、信号絶縁回路７で制御回路６で取り扱う電
気信号に変換されて、制御回路６に入力される。
子１1 〜１3 を介して取り込まれた各種計測装置Ｘ1 〜
Ｘ3 からのアナログ信号（４〜２０ｍＡまたは１〜５Ｖ
の統一信号）は、フィルタ回路３によりノイズを除去さ
れた後にマルチプレクサ４で選択される。その後、この
マルチプレクサ４に選択されたアナログ信号はＡ／Ｄ変
換器５によりディジタル信号に変換され、制御回路６に
入力される。一方、入力端子２より取り込まれたディジ
タル信号は、信号絶縁回路７で制御回路６で取り扱う電
気信号に変換されて、制御回路６に入力される。
【０００５】次に、制御回路６では入力したディジタル
信号をメモリに格納された各種の演算プログラムに基づ
いて演算処理（信号の加算、減算、開平、乗算、除算、
フィルタリング、変化率演算、警報出力、切換、特性変
換などのアナログ演算）が実行され、パルス幅信号に変
換された後、信号絶縁回路７を経てアナログ出力回路８
に出力される。そして、アナログ出力回路８ではパルス
幅信号をアナログ信号に変換した後、出力端子９に出力
する。一方、ディジタル信号として入力され、演算処理
されたディジタル信号は、信号絶縁回路７でフォトモス
リレー信号に変換され、出力端子１０に出力される。
信号をメモリに格納された各種の演算プログラムに基づ
いて演算処理（信号の加算、減算、開平、乗算、除算、
フィルタリング、変化率演算、警報出力、切換、特性変
換などのアナログ演算）が実行され、パルス幅信号に変
換された後、信号絶縁回路７を経てアナログ出力回路８
に出力される。そして、アナログ出力回路８ではパルス
幅信号をアナログ信号に変換した後、出力端子９に出力
する。一方、ディジタル信号として入力され、演算処理
されたディジタル信号は、信号絶縁回路７でフォトモス
リレー信号に変換され、出力端子１０に出力される。
【０００６】
【発明が解決しようとする課題】従来の複合演算器は以
上のように構成されているので、他の複合演算器Ａとに
おいて信号の授受を行う手段が設けられおらず、そのた
め、入力端子１1 〜１3、２および出力端子９、１０の
端子数が足りない場合に、複合演算器Ａ同士を組み合わ
せることにより、入力端子１1 〜１3 、２および出力端
子９、１０の端子数を容易に増やすことができないなど
の課題があった。
上のように構成されているので、他の複合演算器Ａとに
おいて信号の授受を行う手段が設けられおらず、そのた
め、入力端子１1 〜１3、２および出力端子９、１０の
端子数が足りない場合に、複合演算器Ａ同士を組み合わ
せることにより、入力端子１1 〜１3 、２および出力端
子９、１０の端子数を容易に増やすことができないなど
の課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、複合演算器同士を容易に組み合わ
せることができ、入力端子および出力端子の端子数を増
加させることができる複合演算器を得ることを目的とす
る。
めになされたもので、複合演算器同士を容易に組み合わ
せることができ、入力端子および出力端子の端子数を増
加させることができる複合演算器を得ることを目的とす
る。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
る複合演算器は、各種計測装置から出力された計測信号
を取り込む第１の入力手段、この第１の入力手段により
入力された計測信号を出力する第１のインターフェー
ス、および第１の入力手段が入力した計測信号に基づい
て演算するとともに、この計測信号を第１のインターフ
ェースに出力する第１のＣＰＵを有する第１の演算器
と、各種計測装置から出力された計測信号を取り込む第
２の入力手段、第１のインターフェースが出力する計測
信号を入力する第２のインターフェース、および第２の
入力手段と第２のインターフェースとが入力した計測信
号に基づいて演算する第２のＣＰＵを有する第２の演算
器とを備え、第１のインターフェースおよび第２のイン
ターフェースは、内部ローカルバスを介して取り込んだ
第１および第２のＣＰＵからの制御信号を保持する内部
ローカルキャシュバッファと、外部拡張バスを介して取
り込んだ演算結果を保持する外部拡張キャシュバッファ
と、内部ローカルキャシュバッファと外部拡張キャシュ
バッファとの他に保持領域を拡張する２次キャシュバッ
ファとを備え、第２のＣＰＵは、第１のＣＰＵとの間で
接続されたＣＰＵローカルバスを介して第１のＣＰＵを
制御するものである。
る複合演算器は、各種計測装置から出力された計測信号
を取り込む第１の入力手段、この第１の入力手段により
入力された計測信号を出力する第１のインターフェー
ス、および第１の入力手段が入力した計測信号に基づい
て演算するとともに、この計測信号を第１のインターフ
ェースに出力する第１のＣＰＵを有する第１の演算器
と、各種計測装置から出力された計測信号を取り込む第
２の入力手段、第１のインターフェースが出力する計測
信号を入力する第２のインターフェース、および第２の
入力手段と第２のインターフェースとが入力した計測信
号に基づいて演算する第２のＣＰＵを有する第２の演算
器とを備え、第１のインターフェースおよび第２のイン
ターフェースは、内部ローカルバスを介して取り込んだ
第１および第２のＣＰＵからの制御信号を保持する内部
ローカルキャシュバッファと、外部拡張バスを介して取
り込んだ演算結果を保持する外部拡張キャシュバッファ
と、内部ローカルキャシュバッファと外部拡張キャシュ
バッファとの他に保持領域を拡張する２次キャシュバッ
ファとを備え、第２のＣＰＵは、第１のＣＰＵとの間で
接続されたＣＰＵローカルバスを介して第１のＣＰＵを
制御するものである。
【０００９】請求項２記載の発明に係る複合演算器は、
各種計測装置から出力された計測信号を取り込む第１の
入力手段、この第１の入力手段により入力された計測信
号を出力する第１のインターフェース、および第１の入
力手段が入力した計測信号に基づいて演算するととも
に、この計測信号を第１のインターフェースに出力する
第１のＣＰＵを有する第１の演算器と、各種計測装置か
ら出力された計測信号を取り込む第２の入力手段、第１
のインターフェースが出力する計測信号を入力する第２
のインターフェース、および第２の入力手段と第２のイ
ンターフェースとが入力した計測信号に基づいて演算す
る第２のＣＰＵを有する第２の演算器とを備え、第１の
インターフェースおよび第２のインターフェースは、内
部ローカルバスを介して取り込んだ第１および第２のＣ
ＰＵからの制御信号を保持する内部ローカルキャシュバ
ッファと、外部拡張バスを介して取り込んだ演算結果を
保持する外部拡張キャシュバッファと、内部ローカルキ
ャシュバッファと外部拡張キャシュバッファとの他に、
メモリローカルバスを介して第１のＣＰＵのメモリと接
続されたメモリキャシュバッファとを備え、第２のＣＰ
Ｕは、メモリキャシュバッファを用いて第１のＣＰＵの
メモリに登録されている演算式を使用し、第２の入力手
段と第２のインターフェースとが入力した計測信号に基
づいて演算するものである。
各種計測装置から出力された計測信号を取り込む第１の
入力手段、この第１の入力手段により入力された計測信
号を出力する第１のインターフェース、および第１の入
力手段が入力した計測信号に基づいて演算するととも
に、この計測信号を第１のインターフェースに出力する
第１のＣＰＵを有する第１の演算器と、各種計測装置か
ら出力された計測信号を取り込む第２の入力手段、第１
のインターフェースが出力する計測信号を入力する第２
のインターフェース、および第２の入力手段と第２のイ
ンターフェースとが入力した計測信号に基づいて演算す
る第２のＣＰＵを有する第２の演算器とを備え、第１の
インターフェースおよび第２のインターフェースは、内
部ローカルバスを介して取り込んだ第１および第２のＣ
ＰＵからの制御信号を保持する内部ローカルキャシュバ
ッファと、外部拡張バスを介して取り込んだ演算結果を
保持する外部拡張キャシュバッファと、内部ローカルキ
ャシュバッファと外部拡張キャシュバッファとの他に、
メモリローカルバスを介して第１のＣＰＵのメモリと接
続されたメモリキャシュバッファとを備え、第２のＣＰ
Ｕは、メモリキャシュバッファを用いて第１のＣＰＵの
メモリに登録されている演算式を使用し、第２の入力手
段と第２のインターフェースとが入力した計測信号に基
づいて演算するものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。参考例１． 先ず、本発明を示すものではないが、その理解を助ける
ための参考例について説明する。 図１は参考例１による
複合演算器を示す構成図であり、図において、２０は計
測装置（図示なし）から入力した信号を所定の演算処理
を行った後に、この演算結果を後続の計測装置制御シス
テム（図示なし）に出力する演算器（第２の演算器）、
３０は演算器２０とほぼ同一構成を有し、内部ローカル
バス２２，３２および外部拡張バス４０を介してデータ
の授受を行う演算器（第１の演算器）であり、計測装置
からの入出力機能のみを有し、その動作は演算器２０か
ら制御される。また、この演算器３０は演算器２０に接
続された外部拡張バス４０に接続するだけで簡単にＩ／
Ｏの拡張ができるものである。
説明する。参考例１． 先ず、本発明を示すものではないが、その理解を助ける
ための参考例について説明する。 図１は参考例１による
複合演算器を示す構成図であり、図において、２０は計
測装置（図示なし）から入力した信号を所定の演算処理
を行った後に、この演算結果を後続の計測装置制御シス
テム（図示なし）に出力する演算器（第２の演算器）、
３０は演算器２０とほぼ同一構成を有し、内部ローカル
バス２２，３２および外部拡張バス４０を介してデータ
の授受を行う演算器（第１の演算器）であり、計測装置
からの入出力機能のみを有し、その動作は演算器２０か
ら制御される。また、この演算器３０は演算器２０に接
続された外部拡張バス４０に接続するだけで簡単にＩ／
Ｏの拡張ができるものである。
【００１１】１５1 〜１５3 は各種計測装置からのアナ
ログ信号用の出力ケーブルが接続される入力端子（第１
の入力手段）、１６は各種計測装置からのディジタル信
号用の出力ケーブルが接続される入力端子（第１の入力
手段）である。１７1 〜１７3 は各種計測装置からのア
ナログ信号用の出力ケーブルが接続される入力端子（第
２の入力手段）であり、１８は各種計測装置からのディ
ジタル信号用の出力ケーブルが接続される入力端子（第
２の入力手段）である。３は入力端子１５1 〜１５3 お
よび１７1 〜１７3 から取り込まれたアナログ信号のノ
イズを除去するフィルタ回路、４はフィルタ回路３を通
過した複数のアナログ信号の内のいずれかを選択するマ
ルチプレクサ、５はマルチプレクサ４に選択されたアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器、８
は制御回路６により演算された出力結果を信号絶縁回路
７を介して取り込みＤ／Ａ変換するアナログ出力回路、
９はアナログ出力回路８から出力されたアナログ信号を
外部に出力する出力端子である。１０は制御回路６によ
り演算された出力結果が信号絶縁回路７を介して出力さ
れる出力端子、１１は制御回路６およびアナログ出力回
路８等に電圧を印加する電源回路である。
ログ信号用の出力ケーブルが接続される入力端子（第１
の入力手段）、１６は各種計測装置からのディジタル信
号用の出力ケーブルが接続される入力端子（第１の入力
手段）である。１７1 〜１７3 は各種計測装置からのア
ナログ信号用の出力ケーブルが接続される入力端子（第
２の入力手段）であり、１８は各種計測装置からのディ
ジタル信号用の出力ケーブルが接続される入力端子（第
２の入力手段）である。３は入力端子１５1 〜１５3 お
よび１７1 〜１７3 から取り込まれたアナログ信号のノ
イズを除去するフィルタ回路、４はフィルタ回路３を通
過した複数のアナログ信号の内のいずれかを選択するマ
ルチプレクサ、５はマルチプレクサ４に選択されたアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器、８
は制御回路６により演算された出力結果を信号絶縁回路
７を介して取り込みＤ／Ａ変換するアナログ出力回路、
９はアナログ出力回路８から出力されたアナログ信号を
外部に出力する出力端子である。１０は制御回路６によ
り演算された出力結果が信号絶縁回路７を介して出力さ
れる出力端子、１１は制御回路６およびアナログ出力回
路８等に電圧を印加する電源回路である。
【００１２】２１は外部拡張バス４０を介して内部ロー
カルバス２２に接続されたブリッジ（第２のインターフ
ェース）、３１は外部拡張バス４０を介して内部ローカ
ルバス３２に接続されたブリッジ（第１のインターフェ
ース）であり、図２に示すように、ブリッジ２１は入出
力用に一対の内部ローカルキャシュバッファ２３ａ，２
３ｂを有しているとともに、外部拡張バス４０からの入
出力用にも別途一対の外部拡張キャシュバッファ２４
ａ，２４ｂを有している。また同じくブリッジ３１は入
出力用に一対の内部ローカルキャシュバッファ３３ａ，
３３ｂを有しているとともに、外部拡張バス４０からの
入出力用にも別途一対の外部拡張キャシュバッファ３４
ａ，３４ｂを有している。２６はＡ／Ｄ変換器５からの
ディジタル信号、または信号絶縁回路７を介して取り込
んだ各種計測装置からのディジタル信号を処理する演算
器２０のＣＰＵ（第２のＣＰＵ）、３６はＡ／Ｄ変換器
５からのディジタル信号、または信号絶縁回路７を介し
て取り込んだ各種計測装置からのディジタル信号を処理
する演算器３０のＣＰＵ（第１のＣＰＵ）、２６ａ，３
６ａは任意に組み合わされた演算式を記憶するメモリで
ある。
カルバス２２に接続されたブリッジ（第２のインターフ
ェース）、３１は外部拡張バス４０を介して内部ローカ
ルバス３２に接続されたブリッジ（第１のインターフェ
ース）であり、図２に示すように、ブリッジ２１は入出
力用に一対の内部ローカルキャシュバッファ２３ａ，２
３ｂを有しているとともに、外部拡張バス４０からの入
出力用にも別途一対の外部拡張キャシュバッファ２４
ａ，２４ｂを有している。また同じくブリッジ３１は入
出力用に一対の内部ローカルキャシュバッファ３３ａ，
３３ｂを有しているとともに、外部拡張バス４０からの
入出力用にも別途一対の外部拡張キャシュバッファ３４
ａ，３４ｂを有している。２６はＡ／Ｄ変換器５からの
ディジタル信号、または信号絶縁回路７を介して取り込
んだ各種計測装置からのディジタル信号を処理する演算
器２０のＣＰＵ（第２のＣＰＵ）、３６はＡ／Ｄ変換器
５からのディジタル信号、または信号絶縁回路７を介し
て取り込んだ各種計測装置からのディジタル信号を処理
する演算器３０のＣＰＵ（第１のＣＰＵ）、２６ａ，３
６ａは任意に組み合わされた演算式を記憶するメモリで
ある。
【００１３】次に動作について説明する。まず、ＣＰＵ
２６では、演算結果を後続の計測装置制御システムに出
力する場合には、入力したディジタル信号をメモリに格
納された各種の演算プログラムに基づいて演算処理が実
行され、パルス幅信号に変換された後、信号絶縁回路７
を経てアナログ出力回路８に出力される。そして、アナ
ログ出力回路８ではパルス幅信号をアナログ信号に変換
した後、出力端子９に出力する。一方、ディジタル信号
として入力され、演算処理されたディジタル信号は、信
号絶縁回路７でフォトモスリレー信号に変換され、出力
端子１０に出力される。
２６では、演算結果を後続の計測装置制御システムに出
力する場合には、入力したディジタル信号をメモリに格
納された各種の演算プログラムに基づいて演算処理が実
行され、パルス幅信号に変換された後、信号絶縁回路７
を経てアナログ出力回路８に出力される。そして、アナ
ログ出力回路８ではパルス幅信号をアナログ信号に変換
した後、出力端子９に出力する。一方、ディジタル信号
として入力され、演算処理されたディジタル信号は、信
号絶縁回路７でフォトモスリレー信号に変換され、出力
端子１０に出力される。
【００１４】もし、演算器２０のＩ／Ｏだけでは数が足
りない場合には、演算器２０に接続している外部拡張バ
ス４０に演算器３０を接続する。この時の演算器３０の
各Ｉ／Ｏアドレスは、演算器２０側でコントロールす
る。そして、入力端子１７1 〜１７3 を介して取り込ま
れた各種計測装置のアナログ信号は、フィルタ回路３に
よりノイズを除去された後にマルチプレクサ４で選択さ
れる。その後、このマルチプレクサ４に選択されたアナ
ログ信号はＡ／Ｄ変換器５によりディジタル信号に変換
され、ＣＰＵ２６に入力される。一方、入力端子１８よ
り取り込まれたディジタル信号は、信号絶縁回路７でＣ
ＰＵ２６で取り扱う電気信号に変換されて、ＣＰＵ２６
に入力される。
りない場合には、演算器２０に接続している外部拡張バ
ス４０に演算器３０を接続する。この時の演算器３０の
各Ｉ／Ｏアドレスは、演算器２０側でコントロールす
る。そして、入力端子１７1 〜１７3 を介して取り込ま
れた各種計測装置のアナログ信号は、フィルタ回路３に
よりノイズを除去された後にマルチプレクサ４で選択さ
れる。その後、このマルチプレクサ４に選択されたアナ
ログ信号はＡ／Ｄ変換器５によりディジタル信号に変換
され、ＣＰＵ２６に入力される。一方、入力端子１８よ
り取り込まれたディジタル信号は、信号絶縁回路７でＣ
ＰＵ２６で取り扱う電気信号に変換されて、ＣＰＵ２６
に入力される。
【００１５】また、ＣＰＵ２６では、内部ローカルバス
２２，３２および外部拡張バス４０を介して拡張された
演算器３０側へ制御信号を送信する場合には、外部信号
取込手段を実行する。まずブリッジ２１の内部ローカル
キャシュバッファ２３ａに演算結果を送信し、送信完了
した時点でＣＰＵ２６は開放され、ＣＰＵ負荷が軽減で
きる。次に、演算器３０のＣＰＵ３６は、ブリッジ２１
の外部拡張キャシュバッファ２４ａ、ブリッジ３１の外
部拡張キャシュバッファ３４ａ、および内部ローカルキ
ャシュバッファ３３ａを介して演算結果を取り込む。
２２，３２および外部拡張バス４０を介して拡張された
演算器３０側へ制御信号を送信する場合には、外部信号
取込手段を実行する。まずブリッジ２１の内部ローカル
キャシュバッファ２３ａに演算結果を送信し、送信完了
した時点でＣＰＵ２６は開放され、ＣＰＵ負荷が軽減で
きる。次に、演算器３０のＣＰＵ３６は、ブリッジ２１
の外部拡張キャシュバッファ２４ａ、ブリッジ３１の外
部拡張キャシュバッファ３４ａ、および内部ローカルキ
ャシュバッファ３３ａを介して演算結果を取り込む。
【００１６】一方、演算器３０の入力端子１５1 〜１５
3 を介して取り込まれた各種計測装置のアナログ信号
は、ＣＰＵ３６により取り込まれた後に、ブリッジ３１
の内部ローカルキャシュバッファ３３ｂに演算結果を送
信し、送信完了した時点でＣＰＵ３６は開放される。次
に、演算器２０のＣＰＵ２６は、ブリッジ３１の外部拡
張キャシュバッファ３４ｂ、ブリッジ２１の外部拡張キ
ャシュバッファ２４ｂ、および内部ローカルキャシュバ
ッファ２３ｂを介して演算結果を取り込む。
3 を介して取り込まれた各種計測装置のアナログ信号
は、ＣＰＵ３６により取り込まれた後に、ブリッジ３１
の内部ローカルキャシュバッファ３３ｂに演算結果を送
信し、送信完了した時点でＣＰＵ３６は開放される。次
に、演算器２０のＣＰＵ２６は、ブリッジ３１の外部拡
張キャシュバッファ３４ｂ、ブリッジ２１の外部拡張キ
ャシュバッファ２４ｂ、および内部ローカルキャシュバ
ッファ２３ｂを介して演算結果を取り込む。
【００１７】なお、通常機器間の通信では、デジタル−
アナログ変換の必要性のあるモデム等を用いているた
め、通信速度は１２００ｂｐｓから６４Ｋｂｐｓである
が、この参考例１によれば、デジタル信号をそのまま送
受信することができる外部拡張バス４０、および内部ロ
ーカルバス２２，３２を介しているため、１Ｍｂｐｓか
ら１００Ｍｂｐｓの通信速度が得られる。なお、この参
考例１では、演算器２０について示したが、加算機、乗
除算器等の多入力型インテリジェント変換器やワンルー
プコントローラへの展開と共用化にも応用することがで
きる。
アナログ変換の必要性のあるモデム等を用いているた
め、通信速度は１２００ｂｐｓから６４Ｋｂｐｓである
が、この参考例１によれば、デジタル信号をそのまま送
受信することができる外部拡張バス４０、および内部ロ
ーカルバス２２，３２を介しているため、１Ｍｂｐｓか
ら１００Ｍｂｐｓの通信速度が得られる。なお、この参
考例１では、演算器２０について示したが、加算機、乗
除算器等の多入力型インテリジェント変換器やワンルー
プコントローラへの展開と共用化にも応用することがで
きる。
【００１８】以上のように、参考例１では、内部ローカ
ルバス２２，３２にブリッジ２１，３１を接続して外部
へ拡張したので、高速の通信速度を保ちながら容易にＩ
／Ｏを拡張できる効果が得られる。
ルバス２２，３２にブリッジ２１，３１を接続して外部
へ拡張したので、高速の通信速度を保ちながら容易にＩ
／Ｏを拡張できる効果が得られる。
【００１９】実施の形態１． 図３はこの発明の実施の形態１による複合演算器を示す
構成図であり、図において、参考例１のものと同一の符
号は同一または相当部分を示すので説明を省略する。参
考例１では、外部拡張バス４０を介して演算器２０と演
算器３０とを接続し、容易にＩ／Ｏを拡張できるものに
ついて示したが、実施の形態１においては、図３に示す
ように、ＣＰＵローカルバス５７を介して演算器５０の
ＣＰＵ（第２のＣＰＵ）５６と演算器８０のＣＰＵ５６
間を接続している。
構成図であり、図において、参考例１のものと同一の符
号は同一または相当部分を示すので説明を省略する。参
考例１では、外部拡張バス４０を介して演算器２０と演
算器３０とを接続し、容易にＩ／Ｏを拡張できるものに
ついて示したが、実施の形態１においては、図３に示す
ように、ＣＰＵローカルバス５７を介して演算器５０の
ＣＰＵ（第２のＣＰＵ）５６と演算器８０のＣＰＵ５６
間を接続している。
【００２０】しかし、このマルチＣＰＵの時には、演算
器５０のＣＰＵ５６と演算器８０のＣＰＵ５６間の通信
が通常のＩ／Ｏに比べると通信情報が膨大になるため、
参考例１のブリッジ２１のバッファ構成では、頻繁に待
ち時間が生じてしまう。そこで、実施の形態１において
のブリッジ（第２のインターフェース）５１の構成は、
図４に示すように、内部ローカルキャシュバッファ５３
ａ，５３ｂと外部拡張キャシュバッファ５４ａ，５４ｂ
との間に２次キャシュバッファ５５を設け、待ち時間を
少なくしている。
器５０のＣＰＵ５６と演算器８０のＣＰＵ５６間の通信
が通常のＩ／Ｏに比べると通信情報が膨大になるため、
参考例１のブリッジ２１のバッファ構成では、頻繁に待
ち時間が生じてしまう。そこで、実施の形態１において
のブリッジ（第２のインターフェース）５１の構成は、
図４に示すように、内部ローカルキャシュバッファ５３
ａ，５３ｂと外部拡張キャシュバッファ５４ａ，５４ｂ
との間に２次キャシュバッファ５５を設け、待ち時間を
少なくしている。
【００２１】以上のように、この実施の形態１によれ
ば、外部拡張バス４０を介してマスタ演算器同士を接続
し、お互いのバックアップや並列制御などを行うことが
できるという効果が得られる。
ば、外部拡張バス４０を介してマスタ演算器同士を接続
し、お互いのバックアップや並列制御などを行うことが
できるという効果が得られる。
【００２２】実施の形態２． 図５はこの発明の実施の形態２による複合演算器を示す
構成図であり、図において、参考例１のものと同一の符
号は同一または相当部分を示すので説明を省略する。参
考例１では、外部拡張バス４０を介して演算器２０と演
算器３０とを接続し、容易にＩ／Ｏを拡張できるものに
ついて示したが、実施の形態２においては、図５に示す
ように、ブリッジ（第２のインターフェース）６１とブ
リッジ（第１のインターフェース）７１とを経由したメ
モリローカルバス６７を介して、演算器６０のメモリ６
６ａと演算器７０のメモリ７６ａとを直接接続してい
る。
構成図であり、図において、参考例１のものと同一の符
号は同一または相当部分を示すので説明を省略する。参
考例１では、外部拡張バス４０を介して演算器２０と演
算器３０とを接続し、容易にＩ／Ｏを拡張できるものに
ついて示したが、実施の形態２においては、図５に示す
ように、ブリッジ（第２のインターフェース）６１とブ
リッジ（第１のインターフェース）７１とを経由したメ
モリローカルバス６７を介して、演算器６０のメモリ６
６ａと演算器７０のメモリ７６ａとを直接接続してい
る。
【００２３】しかし、演算器６０と演算器７０との間
で、メモリ６６ａおよびメモリ７６ａを共用する場合
は、参考例１のブリッジ２１または３１の構成では、Ｃ
ＰＵ（第２のＣＰＵ）６６とＣＰＵ（第１のＣＰＵ）７
６との間の通信速度が低下する。そこで、実施の形態２
においてのブリッジ６１は、図６に示すように、メモリ
６６ａから内部ローカルバス６２間のメモリキャシュバ
ッファ６３、メモリ６６ａから外部拡張バス４０間のメ
モリキャシュバッファ６４、および、内部ローカルバス
６２から外部拡張バス４０間の内部ローカルキャシュバ
ッファ６８、外部拡張キャシュバッファ６９を別々に設
けている。
で、メモリ６６ａおよびメモリ７６ａを共用する場合
は、参考例１のブリッジ２１または３１の構成では、Ｃ
ＰＵ（第２のＣＰＵ）６６とＣＰＵ（第１のＣＰＵ）７
６との間の通信速度が低下する。そこで、実施の形態２
においてのブリッジ６１は、図６に示すように、メモリ
６６ａから内部ローカルバス６２間のメモリキャシュバ
ッファ６３、メモリ６６ａから外部拡張バス４０間のメ
モリキャシュバッファ６４、および、内部ローカルバス
６２から外部拡張バス４０間の内部ローカルキャシュバ
ッファ６８、外部拡張キャシュバッファ６９を別々に設
けている。
【００２４】以上のように、この実施の形態２によれ
ば、各バス間でのデータ書込の高速化を図ることができ
るという効果が得られる。
ば、各バス間でのデータ書込の高速化を図ることができ
るという効果が得られる。
【００２５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、各種計測装置から出力された計測信号を取り込む
第１の入力手段、この第１の入力手段により入力された
計測信号を出力する第１のインターフェース、および第
１の入力手段が入力した計測信号に基づいて演算すると
ともに、この計測信号を第１のインターフェースに出力
する第１のＣＰＵを有する第１の演算器と、各種計測装
置から出力された計測信号を取り込む第２の入力手段、
第１のインターフェースが出力する計測信号を入力する
第２のインターフェース、および第２の入力手段と第２
のインターフェースとが入力した計測信号に基づいて演
算する第２のＣＰＵを有する第２の演算器とを備え、第
１のインターフェースおよび第２のインターフェース
は、内部ローカルバスを介して取り込んだ第１および第
２のＣＰＵからの制御信号を保持する内部ローカルキャ
シュバッファと、外部拡張バスを介して取り込んだ演算
結果を保持する外部拡張キャシュバッファと、内部ロー
カルキャシュバッファと外部拡張キャシュバッファとの
他に保持領域を拡張する２次キャシュバッファとを備
え、第２のＣＰＵは、第１のＣＰＵとの間で接続された
ＣＰＵローカルバスを介して第１のＣＰＵを制御するの
で、高速の通信速度を保ちながら容易にＩ／Ｏを拡張で
きる効果とともに、お互いのバックアップや並列制御な
どを行うことができるという効果がある。
れば、各種計測装置から出力された計測信号を取り込む
第１の入力手段、この第１の入力手段により入力された
計測信号を出力する第１のインターフェース、および第
１の入力手段が入力した計測信号に基づいて演算すると
ともに、この計測信号を第１のインターフェースに出力
する第１のＣＰＵを有する第１の演算器と、各種計測装
置から出力された計測信号を取り込む第２の入力手段、
第１のインターフェースが出力する計測信号を入力する
第２のインターフェース、および第２の入力手段と第２
のインターフェースとが入力した計測信号に基づいて演
算する第２のＣＰＵを有する第２の演算器とを備え、第
１のインターフェースおよび第２のインターフェース
は、内部ローカルバスを介して取り込んだ第１および第
２のＣＰＵからの制御信号を保持する内部ローカルキャ
シュバッファと、外部拡張バスを介して取り込んだ演算
結果を保持する外部拡張キャシュバッファと、内部ロー
カルキャシュバッファと外部拡張キャシュバッファとの
他に保持領域を拡張する２次キャシュバッファとを備
え、第２のＣＰＵは、第１のＣＰＵとの間で接続された
ＣＰＵローカルバスを介して第１のＣＰＵを制御するの
で、高速の通信速度を保ちながら容易にＩ／Ｏを拡張で
きる効果とともに、お互いのバックアップや並列制御な
どを行うことができるという効果がある。
【００２６】請求項２記載の発明によれば、各種計測装
置から出力された計測信号を取り込む第１の入力手段、
この第１の入力手段により入力された計測信号を出力す
る第１のインターフェース、および第１の入力手段が入
力した計測信号に基づいて演算するとともに、この計測
信号を第１のインターフェースに出力する第１のＣＰ Ｕ
を有する第１の演算器と、各種計測装置から出力された
計測信号を取り込む第２の入力手段、第１のインターフ
ェースが出力する計測信号を入力する第２のインターフ
ェース、および第２の入力手段と第２のインターフェー
スとが入力した計測信号に基づいて演算する第２のＣＰ
Ｕを有する第２の演算器とを備え、第１のインターフェ
ースおよび第２のインターフェースは、内部ローカルバ
スを介して取り込んだ第１および第２のＣＰＵからの制
御信号を保持する内部ローカルキャシュバッファと、外
部拡張バスを介して取り込んだ演算結果を保持する外部
拡張キャシュバッファと、内部ローカルキャシュバッフ
ァと外部拡張キャシュバッファとの他に、メモリローカ
ルバスを介して第１のＣＰＵのメモリと接続されたメモ
リキャシュバッファとを備え、第２のＣＰＵは、メモリ
キャシュバッファを用いて第１のＣＰＵのメモリに登録
されている演算式を使用し、第２の入力手段と第２のイ
ンターフェースとが入力した計測信号に基づいて演算す
るので、高速の通信速度を保ちながら容易にＩ／Ｏを拡
張できる効果とともに、各バス間でのデータ書込の高速
化を図ることができるという効果がある。
置から出力された計測信号を取り込む第１の入力手段、
この第１の入力手段により入力された計測信号を出力す
る第１のインターフェース、および第１の入力手段が入
力した計測信号に基づいて演算するとともに、この計測
信号を第１のインターフェースに出力する第１のＣＰ Ｕ
を有する第１の演算器と、各種計測装置から出力された
計測信号を取り込む第２の入力手段、第１のインターフ
ェースが出力する計測信号を入力する第２のインターフ
ェース、および第２の入力手段と第２のインターフェー
スとが入力した計測信号に基づいて演算する第２のＣＰ
Ｕを有する第２の演算器とを備え、第１のインターフェ
ースおよび第２のインターフェースは、内部ローカルバ
スを介して取り込んだ第１および第２のＣＰＵからの制
御信号を保持する内部ローカルキャシュバッファと、外
部拡張バスを介して取り込んだ演算結果を保持する外部
拡張キャシュバッファと、内部ローカルキャシュバッフ
ァと外部拡張キャシュバッファとの他に、メモリローカ
ルバスを介して第１のＣＰＵのメモリと接続されたメモ
リキャシュバッファとを備え、第２のＣＰＵは、メモリ
キャシュバッファを用いて第１のＣＰＵのメモリに登録
されている演算式を使用し、第２の入力手段と第２のイ
ンターフェースとが入力した計測信号に基づいて演算す
るので、高速の通信速度を保ちながら容易にＩ／Ｏを拡
張できる効果とともに、各バス間でのデータ書込の高速
化を図ることができるという効果がある。
【図１】 参考例１による複合演算器を示す構成図であ
る。
る。
【図２】 参考例１による複合演算器のブリッジを示す
構成図である。
構成図である。
【図３】 この発明の実施の形態１による複合演算器を
示す構成図である。
示す構成図である。
【図４】 この発明の実施の形態１による複合演算器の
ブリッジを示す構成図である。
ブリッジを示す構成図である。
【図５】 この発明の実施の形態２による複合演算器を
示す構成図である。
示す構成図である。
【図６】 この発明の実施の形態２による複合演算器の
ブリッジを示す構成図である。
ブリッジを示す構成図である。
【図７】 従来の複合演算器を示す構成図である。
１５1 〜１５3 ，１６ 入力端子（第１の入力手段）、
１７1 〜１７3 ，１８入力端子（第２の入力手段）、２
０ 演算器（第２の演算器）、２１，５１，６１ ブリ
ッジ（第２のインターフェース）、３０ 演算器（第１
の演算器）、３１，７１ ブリッジ（第１のインターフ
ェース）、２２，３２，５２，６２，７２ 内部ローカ
ルバス、２３ａ，２３ｂ，３３ａ，３３ｂ，５３ａ，５
３ｂ，６８ 内部ローカルキャシュバッファ、２４ａ，
２４ｂ，３４ａ，３４ｂ，５４ａ，５４ｂ，６９ 外部
拡張キャシュバッファ、２６ａ，３６ａ，５６ａ，６６
ａ，７６ａ メモリ、２６，５６，６６，ＣＰＵ（第２
のＣＰＵ）、３６，７６ＣＰＵ（第１のＣＰＵ）、４０
外部拡張バス、５５ ２次キャシュバッファ、５７
ＣＰＵローカルバス、６３，６４ メモリキャシュバッ
ファ、６７ メモリローカルバス。
１７1 〜１７3 ，１８入力端子（第２の入力手段）、２
０ 演算器（第２の演算器）、２１，５１，６１ ブリ
ッジ（第２のインターフェース）、３０ 演算器（第１
の演算器）、３１，７１ ブリッジ（第１のインターフ
ェース）、２２，３２，５２，６２，７２ 内部ローカ
ルバス、２３ａ，２３ｂ，３３ａ，３３ｂ，５３ａ，５
３ｂ，６８ 内部ローカルキャシュバッファ、２４ａ，
２４ｂ，３４ａ，３４ｂ，５４ａ，５４ｂ，６９ 外部
拡張キャシュバッファ、２６ａ，３６ａ，５６ａ，６６
ａ，７６ａ メモリ、２６，５６，６６，ＣＰＵ（第２
のＣＰＵ）、３６，７６ＣＰＵ（第１のＣＰＵ）、４０
外部拡張バス、５５ ２次キャシュバッファ、５７
ＣＰＵローカルバス、６３，６４ メモリキャシュバッ
ファ、６７ メモリローカルバス。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01D 21/00 G06F 12/08
Claims (2)
- 【請求項１】 各種計測装置から出力された計測信号を
取り込む第１の入力手段、この第１の入力手段により入
力された計測信号を出力する第１のインターフェース、
および上記第１の入力手段が入力した計測信号に基づい
て演算するとともに、この計測信号を上記第１のインタ
ーフェースに出力する第１のＣＰＵを有する第１の演算
器と、 各種計測装置から出力された計測信号を取り込む第２の
入力手段、上記第１のインターフェースが出力する計測
信号を入力する第２のインターフェース、および上記第
２の入力手段と上記第２のインターフェースとが入力し
た計測信号に基づいて演算する第２のＣＰＵを有する第
２の演算器とを備え、 上記第１のインターフェースおよび上記第２のインター
フェースは、 内部ローカルバスを介して取り込んだ上記第１および上
記第２のＣＰＵからの制御信号を保持する内部ローカル
キャシュバッファと、 外部拡張バスを介して取り込んだ演算結果を保持する外
部拡張キャシュバッファと、 上記内部ローカルキャシュバッファと上記外部拡張キャ
シュバッファとの他に保持領域を拡張する２次キャシュ
バッファとを備え、 上記第２のＣＰＵは、 上記第１のＣＰＵとの間で接続されたＣＰＵローカルバ
スを介して上記第１のＣＰＵを制御する複合演算器。 - 【請求項２】 各種計測装置から出力された計測信号を
取り込む第１の入力手段、この第１の入力手段により入
力された計測信号を出力する第１のインターフェース、
および上記第１の入力手段が入力した計測信号に基づい
て演算するとともに、この計測信号を上記第１のインタ
ーフェースに出力する第１のＣＰＵを有する第１の演算
器と、 各種計測装置から出力された計測信号を取り込む第２の
入力手段、上記第１のインターフェースが出力する計測
信号を入力する第２のインターフェース、および上記第
２の入力手段と上記第２のインターフェースとが入力し
た計測信号に基づいて演算する第２のＣＰＵを有する第
２の演算器とを備え、 上記第１のインターフェースおよび上記第２のインター
フェースは、 内部ローカルバスを介して取り込んだ上記第１および上
記第２のＣＰＵからの制御信号を保持する内部ローカル
キャシュバッファと、 外部拡張バスを介して取り込んだ演算結果を保持する外
部拡張キャシュバッファと、 上記内部ローカルキャシュバッファと上記外部拡張キャ
シュバッファとの他に、メモリローカルバスを介して第
１のＣＰＵのメモリと接続されたメモリキャシュバッフ
ァとを備え、 上記第２のＣＰＵは、 上記メモリキャシュバッファを用いて上記第１のＣＰＵ
のメモリに登録されている演算式を使用し、上記第２の
入力手段と上記第２のインターフェースとが入力した計
測信号に基づいて演算する複合演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31268595A JP3300214B2 (ja) | 1995-11-30 | 1995-11-30 | 複合演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31268595A JP3300214B2 (ja) | 1995-11-30 | 1995-11-30 | 複合演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09152362A JPH09152362A (ja) | 1997-06-10 |
| JP3300214B2 true JP3300214B2 (ja) | 2002-07-08 |
Family
ID=18032199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31268595A Expired - Fee Related JP3300214B2 (ja) | 1995-11-30 | 1995-11-30 | 複合演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300214B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4968358B2 (ja) * | 2010-04-05 | 2012-07-04 | 横河電機株式会社 | 多点切換え型測定装置 |
-
1995
- 1995-11-30 JP JP31268595A patent/JP3300214B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09152362A (ja) | 1997-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |