JPS5953926A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS5953926A JPS5953926A JP16551682A JP16551682A JPS5953926A JP S5953926 A JPS5953926 A JP S5953926A JP 16551682 A JP16551682 A JP 16551682A JP 16551682 A JP16551682 A JP 16551682A JP S5953926 A JPS5953926 A JP S5953926A
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- JP
- Japan
- Prior art keywords
- input
- bit
- data
- word
- output port
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はメモリ装置およびそのメモリ装置内のデータ
を入出力ポートがデータバスによす接続されたＣＰＵを
有する制御装置に関し、特にＣＰＵの処理機能の効率向
辷に関するものである。
を入出力ポートがデータバスによす接続されたＣＰＵを
有する制御装置に関し、特にＣＰＵの処理機能の効率向
辷に関するものである。
従来この種の装置として第１図に示すものがあった。（
１）は例えばビットワード変換インストラクション等を
有するＣＰＵ 、 （２）はこのＣＰＵ （１）からの
指令により実行されろメモリ装置、（３）はこのメモリ
装置（２）内あるいは図示しないレジスタに格納されて
いるヒツトデータを入出力する入出力ポート。
１）は例えばビットワード変換インストラクション等を
有するＣＰＵ 、 （２）はこのＣＰＵ （１）からの
指令により実行されろメモリ装置、（３）はこのメモリ
装置（２）内あるいは図示しないレジスタに格納されて
いるヒツトデータを入出力する入出力ポート。
（４）はＣＰＵ （１）とメモリ装置（２）および入出
力ポート（３）を結ぶデータバスであり、このデータバ
ス（４）を介して信号の授受が行なわれる。（５）はこ
れら（１）ないしく４）が装着されたボードである。
力ポート（３）を結ぶデータバスであり、このデータバ
ス（４）を介して信号の授受が行なわれる。（５）はこ
れら（１）ないしく４）が装着されたボードである。
次に動作について説明する。メモリ装置（２）に記憶さ
れてい冬インストラクションはＣＰＵ （１）からの指
令により実行される。即ち、メモリ装置（２）内あるい
はレジスタに格納されているビットデータは入出力ボー
ト（３）に出力される。入出力ボート（３）が入力した
ビットデータはデータバス（４）を介してＣＰＵ （１
）に出力される。入出力ボート（３）からのビットデー
タを入力したＣＰＵ （１）はそのビットデータをワー
ド変換してその指令をデータバス（４）を介してメモリ
装置ｆｆ （２）に出力する。メモリ装置（２）はＣＰ
Ｕ （１）からの指令を入力し、その内部に記憶されて
いるインストラクションが実行される。
れてい冬インストラクションはＣＰＵ （１）からの指
令により実行される。即ち、メモリ装置（２）内あるい
はレジスタに格納されているビットデータは入出力ボー
ト（３）に出力される。入出力ボート（３）が入力した
ビットデータはデータバス（４）を介してＣＰＵ （１
）に出力される。入出力ボート（３）からのビットデー
タを入力したＣＰＵ （１）はそのビットデータをワー
ド変換してその指令をデータバス（４）を介してメモリ
装置ｆｆ （２）に出力する。メモリ装置（２）はＣＰ
Ｕ （１）からの指令を入力し、その内部に記憶されて
いるインストラクションが実行される。
しかしながらｔ述した従来装置では、メモリ装置（２）
に記憶されているインストラクションはＣＰＵ（１）に
より固定されてしまい、システム要求を満たす機能は全
てソフトウェアで実現され、実行時間の増大、メモリ容
量の増大などの欠点があり、効率が悪いものとなってい
た。
に記憶されているインストラクションはＣＰＵ（１）に
より固定されてしまい、システム要求を満たす機能は全
てソフトウェアで実現され、実行時間の増大、メモリ容
量の増大などの欠点があり、効率が悪いものとなってい
た。
この発明はｔ記のような従来のものの欠点に鑑みてなさ
れたものであり、別置ボードに装着され且つ入出力ボー
トに接続され、その入出力ボートからの入力データを読
み、これを処理する処理装置を設けることにより、 Ｃ
ＰＵの処理機能の効率向上が図れる制御装置を提供する
ことを目的とじている。
れたものであり、別置ボードに装着され且つ入出力ボー
トに接続され、その入出力ボートからの入力データを読
み、これを処理する処理装置を設けることにより、 Ｃ
ＰＵの処理機能の効率向上が図れる制御装置を提供する
ことを目的とじている。
以下、この発明の一実施例を第２図に基づいて説明する
。図において、■υｊはビットワード変換インストラク
ションを有さないＣＰＵ 、（イ）はこのＣＰＵＱｐか
らの指令により実行されるメモリ装置、（ハ）はこのメ
モリ装置（イ）内あるいは図示しないレジスタに格納さ
れているヒツトデータを入出力する入出力ボート、（ハ
）はＣＰＵ （１）とメモリ装置（財）および入出力ボ
ートに）を結ぶデータバスであり、このデータバス（ハ
）を介して信号の授受が行なわれる。（イ）はこれらｔ
２＋）ないしくハ）が装着されたボード、に）はこのボ
ード（ト）とは別置のボード、＠はこのボードに）に装
着され且つデータバス（２）・を介して入出力ボートに
）に接続され、ビットデータを例えば常時ワード変換す
るヒツトワード変換装置からなる処理装置（以下、ビッ
トワード変換装置と記す）である。
。図において、■υｊはビットワード変換インストラク
ションを有さないＣＰＵ 、（イ）はこのＣＰＵＱｐか
らの指令により実行されるメモリ装置、（ハ）はこのメ
モリ装置（イ）内あるいは図示しないレジスタに格納さ
れているヒツトデータを入出力する入出力ボート、（ハ
）はＣＰＵ （１）とメモリ装置（財）および入出力ボ
ートに）を結ぶデータバスであり、このデータバス（ハ
）を介して信号の授受が行なわれる。（イ）はこれらｔ
２＋）ないしくハ）が装着されたボード、に）はこのボ
ード（ト）とは別置のボード、＠はこのボードに）に装
着され且つデータバス（２）・を介して入出力ボートに
）に接続され、ビットデータを例えば常時ワード変換す
るヒツトワード変換装置からなる処理装置（以下、ビッ
トワード変換装置と記す）である。
次に動作について説明する。メモリ装置（イ）内Ｊ）る
いはレジスタに格納されているヒツトデータは入出力ボ
ート四に出力される。入出力ボートに）が入力したビッ
トデータはデータバスに）を介してヒツトワード変換装
置（財）に出力される。入出力ポート四からのビットデ
ータを入力したビットワード変換装置ｋｔ、ｇ、ｑはそ
のヒツトデータをワード変換してデータバスに）を介し
て入出力ボート＠に出力する。
いはレジスタに格納されているヒツトデータは入出力ボ
ート四に出力される。入出力ボートに）が入力したビッ
トデータはデータバスに）を介してヒツトワード変換装
置（財）に出力される。入出力ポート四からのビットデ
ータを入力したビットワード変換装置ｋｔ、ｇ、ｑはそ
のヒツトデータをワード変換してデータバスに）を介し
て入出力ボート＠に出力する。
入出力ボート四が入力したワード変換されたビットデー
タはデータバス（ハ）を介してＣＰＵ ＠υに出力され
る。入出力ボートに）からのワード変換されたビットデ
ータを入力したＣＰＵ ６！◇はそのデータを順次読み
出すことによりビットワード変換が完了する。
タはデータバス（ハ）を介してＣＰＵ ＠υに出力され
る。入出力ボートに）からのワード変換されたビットデ
ータを入力したＣＰＵ ６！◇はそのデータを順次読み
出すことによりビットワード変換が完了する。
そして、０ＰＵＣ２υからの指令がデータバス（ハ）を
介してメモリ装置（イ）に出力される。メモリ装置（２
）はＣＰＵ ｇυからの指令を入力し、その内部に記憶
されているインストラクションが実行される。このよう
に従来ＣＰＵ Ｑ）に有していたビットワード変換イン
ストラクションをＣＰＵ （１）から取り除き、入出力
ボート＠に接続させたことにより、ＣＰＵ＠◇の処理機
能の効率向ｔを実現させることができる。
介してメモリ装置（イ）に出力される。メモリ装置（２
）はＣＰＵ ｇυからの指令を入力し、その内部に記憶
されているインストラクションが実行される。このよう
に従来ＣＰＵ Ｑ）に有していたビットワード変換イン
ストラクションをＣＰＵ （１）から取り除き、入出力
ボート＠に接続させたことにより、ＣＰＵ＠◇の処理機
能の効率向ｔを実現させることができる。
尚、を記実施例ではビットワード変換装置（ロ）が常時
処理を行なっている場合について述べたが。
処理を行なっている場合について述べたが。
入力データに変化が住じた時のみ処理するようにしても
よい。また、ボードに）にはとットワード変換装置（財
）以外の装置を有していてもよい。
よい。また、ボードに）にはとットワード変換装置（財
）以外の装置を有していてもよい。
ところで、を記実施例では入出力ボートにビットワード
変換装置を接続した場合について述べたが、これに限ら
ずワードビット変換装置、シーケンス処理装置、数値演
算処理装置などＣＰＵにない他の機能を実行する処理装
置を入出力ボートに接続するようにしてもよい。
変換装置を接続した場合について述べたが、これに限ら
ずワードビット変換装置、シーケンス処理装置、数値演
算処理装置などＣＰＵにない他の機能を実行する処理装
置を入出力ボートに接続するようにしてもよい。
この発明は以上説明した通り、別置のボードに装着され
且つ入出力ボートに接続され、その入出力ボートからの
入力データを読み、これを処理する処理装置を設けたこ
とにより、 ＣＰＵの処理機能の効率向、Ｌを図ること
ができる。
且つ入出力ボートに接続され、その入出力ボートからの
入力データを読み、これを処理する処理装置を設けたこ
とにより、 ＣＰＵの処理機能の効率向、Ｌを図ること
ができる。
第１図は従来の制御装置を示すブロック図、第２図はこ
の発明の一実施例による制御装置を示すブロック図であ
る。 図において、ＱｐはＣＰＵ 、（イ）はメモリ装置１ｇ
３は入出力ボート、（ハ）はデータバス、（７）はボー
ド、Ｉ２４はボード、＠は処理装置である。 尚１図中同一行号は同−又は相当部分を示す。 代 理 人 葛 野 信 − 第１図
の発明の一実施例による制御装置を示すブロック図であ
る。 図において、ＱｐはＣＰＵ 、（イ）はメモリ装置１ｇ
３は入出力ボート、（ハ）はデータバス、（７）はボー
ド、Ｉ２４はボード、＠は処理装置である。 尚１図中同一行号は同−又は相当部分を示す。 代 理 人 葛 野 信 − 第１図
Claims (5)
- （１）メモリ装置およびそのメモリ装置内のデータを入
出力する入出力ポートがデータバスにより接続されたＣ
ＰＵを有し、それらが同ボードに装着される制御装置に
おいて、別置ボードに装着され且つｔ記入出力ポートに
接続され、ｈ記入出力ポートからの入力データを読み、
これを処理する処理装置を備えたことを特徴とする制御
装置。 - （２）処理装置はビットワード変換装置であることを特
徴とする特許請求の範囲第１項記載の制御装置。 - （３）処理装置はシーケンス処理装置であることを特徴
とする特許請求の範囲第１項記載の制御装置。 - （４）処理装置は数値演算処理装置でゐろことを特徴と
する特許請求の範囲第１項記載の制御装置。 - （５）処理装置はワードビット変換装置であることを特
徴とする特許請求の範囲第１項記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16551682A JPS5953926A (ja) | 1982-09-20 | 1982-09-20 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16551682A JPS5953926A (ja) | 1982-09-20 | 1982-09-20 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5953926A true JPS5953926A (ja) | 1984-03-28 |
Family
ID=15813872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16551682A Pending JPS5953926A (ja) | 1982-09-20 | 1982-09-20 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018534680A (ja) * | 2015-10-13 | 2018-11-22 | サンドビック インテレクチュアル プロパティー アクティエボラーグ | 工作機械のプロセスモニタリングおよび適応制御 |
-
1982
- 1982-09-20 JP JP16551682A patent/JPS5953926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018534680A (ja) * | 2015-10-13 | 2018-11-22 | サンドビック インテレクチュアル プロパティー アクティエボラーグ | 工作機械のプロセスモニタリングおよび適応制御 |
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