JP2819661B2 - 離散コサイン変換・スカラ量子化変換回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば画像データの演算として特に離散コ
サイン変換とスカラ量子化変換を行う離散コサイン変換
・スカラ量子化変換回路に関する。

〔従来の技術〕 大量な画像データを圧縮して伝送する際の前処理とし
て、離散コサイン変換とスカラ量子化変換が行われるこ
とがある。従来、このような変換は、CPU（中央処理装
置）を用いてその演算処理によって行っていた。

〔発明が解決しようとする課題〕

このように、従来では計算機にデータを入力してCPU
にプログラムを実行させ、離散コサイン変換とスカラ量
子化変換（DCT-SQ）の演算を行うようになっていた。こ
のため、それらの処理に時間を要し、特に画像データの
ようにデータ量の多いものについては処理が終了するま
でに相当長い時間が必要であるという問題があった。

そこで本発明の目的は、処理をより高速で行うことの
できる離散コサイン変換・スカラ量子化変換回路を提供
することにある。

〔課題を解決するための手段〕

本発明では、（イ）離散コサイン変換のための係数を
格納した離散コサイン変換用リード・オンリ・メモリ
と、（ロ）スカラ量子化変換のための係数を格納したス
カラ量子化変換用リード・オンリ・メモリと、（ハ）こ
れらのリード・オンリ・メモリの出力側に設けられ、こ
れらから読み出される係数を択一的に選択する第１のス
イッチと、（ニ）演算のためのデータを一時的に蓄える
第１および第２のバッファメモリと、（ホ）これら第１
および第２のバッファメモリの出力側に配置されこれら
から出力されるデータを択一的に選択する第２のスイッ
チと、（ヘ）前記第１のスイッチから出力される係数と
第２のスイッチから出力されるデータを時間的に並行に
入力して変換処理を行う累積乗算器と、（ト）この累積
乗算器の出力を分岐して前記第１あるいは第２のバッフ
ァメモリに供給する出力供給手段と、（チ）前記第１、
第２のスイッチおよび出力供給手段を制御して、前記第
１または第２のバッファメモリに入力されたデータに対
して離散コサイン変換およびスカラ量子化変換を行わせ
るタイミング制御手段とを離散コサイン変換・スカラ量
子化変換回路に具備させる。

すなわち本発明では、これらのリード・オンリ・メモ
リに格納した係数を逐次読み出しながら累積乗算器で演
算を行う。そして、これらの回路素子を用いることで離
散コサイン変換とスカラ量子化変換を高速で処理可能と
する。

〔実施例〕

以下、実施例につき本発明を詳細に説明する。

第１図は本発明の一実施例における離散コサイン変換
・スカラ量子化変換回路の構成を表わしたものである。
この回路は、ピクセルデータ10を入出力する第１の双方
向バッファ11を備えている。この第１の双方向バッファ
11の出力するデータ12は、第１および第２のセレクタ1
3、14のそれぞれの入力端子の１つに供給されるように
なっている。これら第１および第２のセレクタ13、14は
それぞれ３つの入力端子を備えており、これらのうちの
１つと選択的に接続されるようになっている。第１のセ
レクタ13の選択したデータ15は、第１の先入れ先出しメ
モリ（FIFOメモリ）16に入力される。また、第２のセレ
クタ14の選択したデータ16は、第２のFIFOメモリ17に入
力される。これら第１および第２のFIFOルモリ16、17の
出力するデータ18、19は、第３のセレクタ21の２つの入
力端子にそれぞれ供給されるようになっている。

第３のセレクタ21の出力したデータ22は、累積乗算器
23のＹ入力端子と第４のセレクタ25の一方の入力端子に
供給されるようになっている。この第４のセレクタ25の
他方の入力端子にはリミッタ回路26を介して累積乗算器
23の出力するデータ28が供給されるようになっている。
累積乗算器23はＹ入力端子の他にＸ入力端子を備えてお
り、これらに入力されるデータ22、29の累積を乗算す
る。ここでデータ29は、第５のセレクタ31によって選択
されたEF-ROM32の出力データ33あるいはSQ-ROM34の出力
データ35である。

第４のセレクタ25の選択データ36は、第１の双方向バ
ッファ11の入力となり、ここから前記したピクセルデー
タ10が出力される。また、この選択データは第２の双方
向バッファ37の入力ともなり、ここからインデックスデ
ータ38が出力される。第２の双方向バッファ37に入力さ
れたインデックスデータ38はデータ39となって第１およ
び第２のセレクタ13、14のそれぞれの入力端子の他の１
つに供給される。また、リミッタ回路26から出力された
データ41は、これら第１および第２のセレクタ13、14の
残りの入力端子に供給される。

さて、この離散コサイン変換・スカラ量子化変換回路
で行う離散コサイン変換（DTC）の定義は次の（１）式
で表わすことができる。

ただし、関数Ｃ（ｕ）および関数Ｃ（ｖ）を関数Ｃ
（ｗ）で統一して表現すると、これは以下の条件を満足
する。

また、符号Ｎは処理する１単位のブロックの大きさで
ある。

この（１）式を変形すると、次の（２）式のようにな
る。

ここで（２）式の後半を（３）式のように定義する。

すると、（２）式は（３）式を使用して次のように書
くことができる。

これ故、関数ｆから関数ｇへの変換と、関数ｇから関
数ｆへの変換は全く同一であることがわかる。

第１図に戻って説明を続ける。

ピクセルデータ10は、第１の双方向バッファ11を通っ
て第１のFIFOメモリ16に蓄えられる。次に、この第１の
FIFOメモリ16からピクセルデータ18が出力され、第３の
セレクタ21を経てデータ22として累積乗算器23のＹ入力
端子に入力される。これと同時にEF-ROM32からDCT変換
の係数が出力され、第５のセレクタ31を通ってデータ29
として累積乗算器23のＸ入力端子に入力される。

累積乗算器23では、関数ｆから関数ｇへの変換を行
い、その結果はリミッタ回路26および第２のセレクタ14
を通り、第２のFIFOメモリ17に蓄えられる。

第２のFIFOメモリ17に蓄えられたデータは、第３のセ
レクタ21を通り、累積乗算器23のＹ入力端子に入力され
る。これと同時にEF-ROM32から関数ｇから関数ｈに変換
するための係数が出力され、第５のセレクタ31を通って
データ29として累積乗算器23のＸ入力端子に入力され
る。累積乗算器23では、関数ｇから関数ｈへの変換を行
い、その結果はリミッタ回路26および第１のセレクタ13
を通って再び第１のFIFOメモリ16に蓄えられる。

更に、第１のFIFOメモリ16からDCT変換されたデータ
は、第３のセレクタ21を通って累積乗算器23に入力され
る。これと同時に、SQ-ROM34からスカラ量子化（SQ）変
換の係数が出力され、第５のセレクタ31を通ってデータ
29として累積乗算器23のＸ入力端子に入力される。累積
乗算器23では、SQ変換が行われ、その結果はリミッタ回
路26および第２のセレクタ14を通り、第２のFIFOメモリ
17に蓄えられる。第２のFIFOメモリ17のDCT-SQ変換され
たデータ19は、第３のセレクタ21を通り、更に第４のセ
レクタ25を通って第２の双方向バッファ37に入力され、
ここからインデックスデータ38として出力される。

以上が、離散コサイン変換とスカラ量子化変換の動作
である。

次に、DCT-SQ変換されたデータを元のピクセルデータ
に戻す動作について説明する。

まず、DCT-SQ変換されたデータとしてのインデックス
データ38が第２の双方向バッファ37を通って第１のセレ
クタ13に到達し、ここから第１のFIFOメモリ16に入力さ
れる。第１のFIFOメモリ16から出力されるインデックス
データ18は、第３のセレクタ21を通り、累積乗算器23の
Ｙ入力端子に入力される。これと同時に、SQ-ROM34から
SQ変換を元に戻すための変換（SQ^-1変換）を行うための
係数が出力される。この係数は累積乗算器23のＸ入力端
子に入力されてSQ^-1変換が行われた後、第２のFIFO17メ
モリに入力される。第２のFIFOメモリ17に書き込まれた
データ19が出力されるタイミングで、EF-ROM32から関数
ｈを関数ｇに変換する際の係数が出力される。これを基
にして累積乗算器23で関数ｈから関数ｇへの変換が行わ
れる。この変換結果は第１のFIFOメモリ16に入力され
る。

このデータは第１のFIFOメモリ16から出力され、EF-R
OM32から出力された関数ｇから関数ｆに変換するための
係数と共に累積乗算器23に入力される。累積乗算器23で
は、関数ｇから関数ｆへの変換が行われ、その結果が第
２のFIFOメモリ17に蓄えられる。このようにしてピクセ
ルデータに戻った状態で第２のFIFOメモリ17に蓄えられ
たテータは、第３のセレクタ21および第４のセレクタ25
を通って第１の双方向バッファ11に入力され、ここから
ピクセルデータ38として出力されることになる。

〔変形例〕

次に、第１図に示した離散コサイン変換・スカラ量子
化変換回路を３個用いて処理時間を短くするようにした
離散コサイン変換・スカラ量子化変換回路について説明
する。この回路では、関数ｆから関数ｇへの変換と、関
数ｇから関数ｈへの変換、およびスカラ量子化変換を並
列に行い、処理時間を短縮するものである。

第２図は、この変形例における離散コサイン変換・ス
カラ量子化変換回路の構成を表わしたものである。この
回路は直列に接続された第１〜第３の離散コサイン変換
・スカラ量子化変換回路（以下、DCT-SQ回路という。）
51〜53から構成されている。第１のDCT-SQ回路51にはピ
クセルデータ54が入力され、ここで関数ｆから関数ｇへ
の変換が行われる。変換後のデータ55は第２のDCT-SQ回
路52へ入力され、ここで関数ｇから関数ｈへの変換が行
われる。変換後のデータ56は第３のDCT-SQ回路53に入力
され、ここでスカラ量子化変換が行われる。第３のDCT-
SQ回路53からはインデックスデータ57が出力される。こ
のような回路で、各DCT-SQ回路51〜53は第１図に示した
離散コサイン変換・スカラ量子化変換回路と同一の構成
となっている。そこで、回路の具体的な動作については
適宜第１図を用いて説明を行うことにする。

まず、第１のDCT-SQ回路51に入力されたピクセルデー
タ54は、第１図におけるピクセルデータ10と同様に第１
の双方向バッファ11を通過し、第１のFIFOメモリ16に格
納される。このデータについては、関数ｆから関数ｇへ
の変換が行われ、その結果が第２のFIFOメモリ17に蓄え
られる。この第２のFIFOメモリ17に蓄えられたデータ
は、第２図におけるデータ55として第２のDCT-SQ回路52
へ出力される。これと同時に、２ブロック目のピクセル
データ54が第１のDCT-SQ回路51の前記した第１のFIFOメ
モリ16に入力される。

第２のDCT-SQ回路52でも同様にして関数ｇから関数ｈ
への変換が行われる。この変換結果はデータ56として第
３のDCT-SQ回路53に送出される。またこれと同時に、第
３のDCT-SQ回路53は第２のDCT-SQ回路52から次のデータ
の入力を行う。

第３のDCT-SQ回路53も同様にしてSQ変換を行い、これ
をインデックスデータ57として出力すると同時に、第２
のDCT-SQ回路52から次のデータを入力する。

第３図は、以上のようにして３個のDCT-SQ回路を用い
て変換処理を行う場合の処理速度を、先の実施例で説明
した１つの離散コサイン変換・スカラ量子化変換回路を
用いる場合と対比したものである。

このうち同図ａは、１つの離散コサイン変換・スカラ
量子化変換回路（DCT-SQ回路）を用いた処理動作のタイ
ミングを表わしている。この図ａで時間帯t₁に１ブロッ
ク目のデータが入力され、時間帯t₂に関数ｆから関数ｇ
への変換が行われる。そして、時間帯t₃に関数ｇから関
数ｈへの変換が行われ、時間帯t₄にSQ変換が行われる。

時間帯t₅では２ブロック目のデータの入力と１ブロッ
ク目のデータの出力が平行して行われ、次の時間帯t₆で
は先の時間帯t₂と同様に関数ｆから関数ｇへの変換が行
われる。以下同様である。

DCT-SQ回路を１つ用いたこの回路で、１ブロックを処
理する時間T₁は、ブロック数Ｎを“8"とすると、１ブロ
ックの中に８×８のピクセルデータが存在するので、時
間帯t₁と時間帯t₄についてそれぞれ64クロックを要す
る。また、時間帯t₂と時間帯t₃については、それぞれ51
2クロックを要する。したがって、１ブロックを処理す
る時間T₁は、全部で1152クロックとなる。

これに対して、同図ｂは第２図で示した３個のDCT-SQ
回路を用いて変換処理を行った場合を表わしたものであ
る。ここで同図ｂ−１は第１のDCT-SQ回路51のタイミン
グを、同図ｂ−２は第２のDCT-SQ回路52のタイミング
を、また同図ｂ−３は第３のDCT-SQ回路53のタイミング
をそれぞれ表わしている。

まず、同図ｂ−１で時間帯t₁₁に１ブロック目のデー
タ入力が行われ、次の時間帯t₁₂に関数ｆから関数ｇへ
の変換が行われる。この後、時間帯t₁₃に第２のDCT-SQ
回路52に対するデータ55の出力が行われ（同図ｂ−
２）、これと平行して２ブロック目のデータの入力が行
われる。

この後、第１のDCT-SQ回路51では時間帯t₁₄に再び関
数ｆから関数ｇへの変換が行われ、同一時間帯t₁₄に第
２のDCT-SQ回路52では関数ｇから関数ｈへの変換が行わ
れる。

この次の時間帯t₁₅では、同図ｂ−１に示すように第
１のDCT-SQ回路51では３ブロック目のデータの入力が行
われ、これと平行してデータ55が第２のDCT-SQ回路52
（同図ｂ−２）に出力される。第２のDCT-SQ回路52で
は、この時間帯t₁₅にデータ55を入力するのと平行して
データ56を第３のDCT-SQ回路53に出力する（同図ｂ−
３）。

そして、次の時間帯t₁₆には第１のDCT-SQ回路51で３
ブロック目のデータについての関数ｆから関数ｇへの変
換が行われ、第２のDCT-SQ回路52で２ブロック目のデー
タについて関数ｇから関数ｈへの変換が行われる。第３
のDCT-SQ回路53では、この時間帯t₁₆よりも短い時間帯t
₁₇で第１のブロックのデータについてのSQ変換が行わ
れ、時間帯t₁₆内の後続する時間帯t₁₈において、インデ
ックスデータ57の出力が行われる。

この後の時間帯t₁₉において、第１のDCT-SQ回路51で
は４ブロック目のデータが入力されると同時に、データ
55が第２のDCT-SQ回路52に出力される。以下同様にし
て、３個のDCT-SQ回路51〜53による平行処理が続行され
る。

この結果、３個のDCT-SQ回路51〜53を使用した離散コ
サイン変換・スカラ量子化変換回路では、１ブロックを
処理する時間T₂が前記した条件と同一のとき、64クロッ
クと512クロックの合計576クロックとなり、先の時間T₁
のちょうど半分に短縮される。

このようにこの変形例によれば、３個のDCT-SQ回路を
使用して離散コサイン変換・スカラ量子化変換回路を構
成したので、１個使用した場合に比べて変換処理を更に
高速で行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、離散コサイン変
換およびスカラ量子化変換のための係数を格納したリー
ド・オンリ・メモリと、演算のためのデータを一時的に
蓄える第１および第２のバッファメモリと、これらの出
力側に用意した第１または第２のスイッチと、第１のス
イッチから出力される係数と第２のスイッチから出力さ
れるデータを時間的に並行に入力して変換処理を行う累
積乗算器とを用意したので、リード・オンリ・メモリか
ら出力される係数を直接、累積乗算器に入力して変換処
理を行うことができ、ソフトウェアを用いた処理と比べ
て変換処理を高速で行うことができる他、CPUの負担を
軽減することができる。また、第１および第２のバッフ
ァメモリの出力を累積乗算器に入力するので、これらの
バッファメモリに画像データを入力して変換処理を行う
だけでなく、変換後のデータを第１および第２のバッフ
ァメモリに入力して画像データに逆変換することも可能
である。

【図面の簡単な説明】

第１図は本発明の一実施例における離散コサイン変換・
スカラ量子化変換回路の回路図、第２図は本発明の変形
例における離散コサイン変換・スカラ量子化変換回路の
回路図、第３図は実施例および変形例における変換処理
のタイミングを表わした各種タイミング図である。 16……第１のFIFOメモリ、17……第２のFIFOメモリ、23
……累積乗算器、32……EF-ROM、34……SQ-ROM、51……
第１のDCT-SQ回路、52……第２のDCT-SQ回路、53……第
３のDCT-SQ回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】離散コサイン変換のための係数を格納した
   離散コサイン変換用リード・オンリ・メモリと、 スカラ量子化変換のための係数を格納したスカラ量子化
   変換用リード・オンリ・メモリと、 これらのリード・オンリ・メモリの出力側に設けられ、
   これらから読み出される係数を択一的に選択する第１の
   スイッチと、 演算のためのデータを一時的に蓄える第１および第２の
   バッファメモリと、 これら第１および第２のバッファメモリの出力側に配置
   されこれらから出力されるデータを択一的に選択する第
   ２のスイッチと、 前記第１のスイッチから出力される係数と第２のスイッ
   チから出力されるデータを時間的に並行に入力して変換
   処理を行う累積乗算器と、 この累積乗算器の出力を分岐して前記第１あるいは第２
   のバッファメモリに供給する出力供給手段と、 前記第１、第２のスイッチおよび出力供給手段を制御し
   て、前記第１または第２のバッファメモリに入力された
   データに対して離散コサイン変換およびスカラ量子化変
   換を行わせるタイミング制御手段 とを具備することを特徴とする離散コサイン変換・スカ
   ラ量子化変換回路。