JPH05300494A - 動画像符号化器とその制御方式 - Google Patents
動画像符号化器とその制御方式Info
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- JPH05300494A JPH05300494A JP4014401A JP1440192A JPH05300494A JP H05300494 A JPH05300494 A JP H05300494A JP 4014401 A JP4014401 A JP 4014401A JP 1440192 A JP1440192 A JP 1440192A JP H05300494 A JPH05300494 A JP H05300494A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Abstract
(57)【要約】
【目的】 加算器と乗算器を並列動作させて動画像符号
化を高速に実行する。 【構成】 加算器１３０、累算器１４０、最小値検出器
１５０からなる加算器系演算パイプライン１１０と、乗
算器１７０と累算器１８０からなる乗算器系演算パイプ
ライン１２０とで構成する。加算器系演算パイプライン
１１０と乗算器系演算パイプライン１２０とは並列に動
作し、特に、１２０でＤＣＴ、量子化、逆量子化、逆Ｄ
ＣＴ処理を行っている間に１１０で動きベクトル検出を
実行することにより、動画像符号化処理を高速化するこ
とができる。
化を高速に実行する。 【構成】 加算器１３０、累算器１４０、最小値検出器
１５０からなる加算器系演算パイプライン１１０と、乗
算器１７０と累算器１８０からなる乗算器系演算パイプ
ライン１２０とで構成する。加算器系演算パイプライン
１１０と乗算器系演算パイプライン１２０とは並列に動
作し、特に、１２０でＤＣＴ、量子化、逆量子化、逆Ｄ
ＣＴ処理を行っている間に１１０で動きベクトル検出を
実行することにより、動画像符号化処理を高速化するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ会議システムや
テレビ電話等の構成要素に係り、より具体的には動画像
データを伝送するために、これを符号化して情報量を圧
縮する動画像符号化器に関するものである。
テレビ電話等の構成要素に係り、より具体的には動画像
データを伝送するために、これを符号化して情報量を圧
縮する動画像符号化器に関するものである。
【０００２】
【従来の技術】動画像データの符号化方式は、ＣＣＩＴ
ＴのＨ．２６１勧告案で標準化方式として勧告されてい
る（社団法人電信電話技術委員会が発行した「ＴＴＣ標
準第Ｖ巻第３分冊高位レイヤプロトコル符号化方式」に
詳しく記載されている）。この標準化方式では、動画像
の１フレームをいくつかのマクロブロックに分割し、各
マクロブロックに対して、動きベクトル検出、ルー
プフィルタ、フレーム間差分、ＤＣＴ（Ｄｉｓｃｒ
ｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ：離散的コ
サイン変化）、量子化、逆量子化、逆ＤＣＴ、
フレーム間加算の順で処理を行う。一つのマクロブロッ
クは、画像データとして、輝度信号２５６画素、色差信
号１２８画素を含んでいる。
ＴのＨ．２６１勧告案で標準化方式として勧告されてい
る（社団法人電信電話技術委員会が発行した「ＴＴＣ標
準第Ｖ巻第３分冊高位レイヤプロトコル符号化方式」に
詳しく記載されている）。この標準化方式では、動画像
の１フレームをいくつかのマクロブロックに分割し、各
マクロブロックに対して、動きベクトル検出、ルー
プフィルタ、フレーム間差分、ＤＣＴ（Ｄｉｓｃｒ
ｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ：離散的コ
サイン変化）、量子化、逆量子化、逆ＤＣＴ、
フレーム間加算の順で処理を行う。一つのマクロブロッ
クは、画像データとして、輝度信号２５６画素、色差信
号１２８画素を含んでいる。
【０００３】このような符号化方式を実現する動画像符
号化器の従来技術の例としては、アイトリプルイー ジ
ャーナル オブ ソリッドステイト サーキット（ＩＥ
ＥＥ，ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ），ＶＯＬ．２４．ＮＯ６，ＤＥＣ
ＥＭＢＥＲ １９８９，ＰＰ．１６６２−１６６７で発
表された、ＶＩＤＥＯ／ＩＭＡＧＥ ＳＩＧＮＡＬ Ｐ
ＲＯＣＥＳＳＯＲがある。図４は上記従来技術の動画像
符号化器の演算パイプラインの構成を示した図である。
但し、簡単のため、本発明の作用とは関係のない、シフ
タなどの桁合わせのための演算器は省いて示している。
号化器の従来技術の例としては、アイトリプルイー ジ
ャーナル オブ ソリッドステイト サーキット（ＩＥ
ＥＥ，ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ），ＶＯＬ．２４．ＮＯ６，ＤＥＣ
ＥＭＢＥＲ １９８９，ＰＰ．１６６２−１６６７で発
表された、ＶＩＤＥＯ／ＩＭＡＧＥ ＳＩＧＮＡＬ Ｐ
ＲＯＣＥＳＳＯＲがある。図４は上記従来技術の動画像
符号化器の演算パイプラインの構成を示した図である。
但し、簡単のため、本発明の作用とは関係のない、シフ
タなどの桁合わせのための演算器は省いて示している。
【０００４】図４において、演算パイプラインは、加
算、減算、絶対値減算や各種論理演算を行うＡＬＵ４１
０、乗算器４２０、累算器４３０、最大値最小値検出器
４４０、セレクタ４５０−１、４５０−２、４６０、４
７０から構成されている。データ入力端子４０１、４０
２から与えられたデータは、ＡＬＵ４１０または乗算器
４２０で演算を施される。この時、セレクタ４５０−
１、４５０−２、４６０の設定により、３種類の演算パ
スが選択される。すなわち、入力データがＡＬＵ４１０
に与えられ、セレクタ４６０から出力される場合と、入
力データがセレクタ４５０−１、４５０−２を通して乗
算器４２０に与えられ、セレクタ４７０から出力される
場合と、入力データがＡＬＵ４１０に与えられ、その演
算結果がセレクタ４５０−１、４５０−２を通して乗算
器４２０に与えられ、セレクタ４６０から出力される場
合である。セレクタ４６０から出力された演算データ
は、セレクタ４７０の設定により、そのままか、あるい
は累算器４３０を通してか、あるいは累算器４３０、最
大値最小値検出器４４０を通して、演算結果出力端子４
０３から出力される。図４中に示してあるように、この
演算パイプラインは３段のパイプライン構成となってい
る。
算、減算、絶対値減算や各種論理演算を行うＡＬＵ４１
０、乗算器４２０、累算器４３０、最大値最小値検出器
４４０、セレクタ４５０−１、４５０−２、４６０、４
７０から構成されている。データ入力端子４０１、４０
２から与えられたデータは、ＡＬＵ４１０または乗算器
４２０で演算を施される。この時、セレクタ４５０−
１、４５０−２、４６０の設定により、３種類の演算パ
スが選択される。すなわち、入力データがＡＬＵ４１０
に与えられ、セレクタ４６０から出力される場合と、入
力データがセレクタ４５０−１、４５０−２を通して乗
算器４２０に与えられ、セレクタ４７０から出力される
場合と、入力データがＡＬＵ４１０に与えられ、その演
算結果がセレクタ４５０−１、４５０−２を通して乗算
器４２０に与えられ、セレクタ４６０から出力される場
合である。セレクタ４６０から出力された演算データ
は、セレクタ４７０の設定により、そのままか、あるい
は累算器４３０を通してか、あるいは累算器４３０、最
大値最小値検出器４４０を通して、演算結果出力端子４
０３から出力される。図４中に示してあるように、この
演算パイプラインは３段のパイプライン構成となってい
る。
【０００５】図５は、図４の従来技術の動画像符号化器
で上記動画像符号化の標準化方式を実現する際に、上記
各処理で用いられる演算器を示した説明図である。図５
において、動きベクトル検出処理を行う場合は、入力端
子４０１、４０２から与えられる画像データに対して、
ＡＬＵ４１０で絶対値減算を行い、その結果を累算器４
３０を用いて累算し、累算結果を最大値最小値検出器４
４０に入力して最小値検出動作を行うことにより、累算
結果のなかで最小のものを検出することを行う。ループ
フィルタを行う際は、入力端子４０１（４０２）から与
えられる画像データと、入力端子４０２（４０１）から
与えられるフィルタ係数との乗算を乗算器４２０で行
い、その結果を累算器４３０で累算することにより（以
下、乗算結果の累算をまとめて積和演算と呼ぶ）、ディ
ジタルフィルタを実現する。フレーム間差分を行う際に
は、入力端子４０１、４０２から与えられる画像データ
に対し、ＡＬＵ４１０で減算を行う。ＤＣＴを行う場合
は、入力端子４０１（４０２）から与えられる画像デー
タと、入力端子４０２（４０１）から与えられるＤＣＴ
係数との積和演算を乗算器４２０と累算器４３０で行
う。量子化を行う際には、入力端子４０１（４０２）か
ら与えられるＤＣＴ結果と入力端子４０２（４０１）か
ら与えられる量子化係数の逆数との乗算を乗算器４２０
で行う。逆量子化を行う際には、入力端子４０１（４０
２）から与えられる量子化結果と、入力端子４０２（４
０１）から与えられる量子化係数との乗算を乗算器４２
０で行い、乗算結果と量子化係数の１／２との加算を累
算器４３０で行う。逆ＤＣＴを行う際には、入力端子４
０１（４０２）から与えられる逆量子化結果と、入力端
子４０２（４０１）から与えられる逆ＤＣＴ係数との積
和演算を乗算器４２０と累算器４３０で行う。フレーム
間加算を行う際には、入力端子４０１（４０２）から与
えられる逆ＤＣＴ結果と入力端子４０２（４０１）から
与えられる画像データとの加算をＡＬＵ４１０で行う。
で上記動画像符号化の標準化方式を実現する際に、上記
各処理で用いられる演算器を示した説明図である。図５
において、動きベクトル検出処理を行う場合は、入力端
子４０１、４０２から与えられる画像データに対して、
ＡＬＵ４１０で絶対値減算を行い、その結果を累算器４
３０を用いて累算し、累算結果を最大値最小値検出器４
４０に入力して最小値検出動作を行うことにより、累算
結果のなかで最小のものを検出することを行う。ループ
フィルタを行う際は、入力端子４０１（４０２）から与
えられる画像データと、入力端子４０２（４０１）から
与えられるフィルタ係数との乗算を乗算器４２０で行
い、その結果を累算器４３０で累算することにより（以
下、乗算結果の累算をまとめて積和演算と呼ぶ）、ディ
ジタルフィルタを実現する。フレーム間差分を行う際に
は、入力端子４０１、４０２から与えられる画像データ
に対し、ＡＬＵ４１０で減算を行う。ＤＣＴを行う場合
は、入力端子４０１（４０２）から与えられる画像デー
タと、入力端子４０２（４０１）から与えられるＤＣＴ
係数との積和演算を乗算器４２０と累算器４３０で行
う。量子化を行う際には、入力端子４０１（４０２）か
ら与えられるＤＣＴ結果と入力端子４０２（４０１）か
ら与えられる量子化係数の逆数との乗算を乗算器４２０
で行う。逆量子化を行う際には、入力端子４０１（４０
２）から与えられる量子化結果と、入力端子４０２（４
０１）から与えられる量子化係数との乗算を乗算器４２
０で行い、乗算結果と量子化係数の１／２との加算を累
算器４３０で行う。逆ＤＣＴを行う際には、入力端子４
０１（４０２）から与えられる逆量子化結果と、入力端
子４０２（４０１）から与えられる逆ＤＣＴ係数との積
和演算を乗算器４２０と累算器４３０で行う。フレーム
間加算を行う際には、入力端子４０１（４０２）から与
えられる逆ＤＣＴ結果と入力端子４０２（４０１）から
与えられる画像データとの加算をＡＬＵ４１０で行う。
【０００６】図６は、図４の従来技術の動画像符号化器
で動画像符号化の標準化方式を実現した場合の、一つの
マクロブロックに対する上記各処理毎の処理ステップ数
と処理手順を示したタイミング図である。ここで、ステ
ップとは、パイプラインステージ１段の動作時間のこと
を指している。図６において、動きベクトル検出は２８
８０ステップ、ループフィルタは３１１４ステップ、フ
レーム間差分は３８４ステップ、ＤＣＴは６１４４ステ
ップ、量子化は３８４ステップ、逆量子化は７８６ステ
ップ、逆ＤＣＴは６１４４ステップ、フレーム間差分は
３８４ステップを必要としている。全体の処理ステップ
数は、２０２０２ステップである。この一つのマクロブ
ロックに対する処理を全てのマクロブロックに対して逐
次実行することにより、１フレームに対する符号化処理
が行われる。
で動画像符号化の標準化方式を実現した場合の、一つの
マクロブロックに対する上記各処理毎の処理ステップ数
と処理手順を示したタイミング図である。ここで、ステ
ップとは、パイプラインステージ１段の動作時間のこと
を指している。図６において、動きベクトル検出は２８
８０ステップ、ループフィルタは３１１４ステップ、フ
レーム間差分は３８４ステップ、ＤＣＴは６１４４ステ
ップ、量子化は３８４ステップ、逆量子化は７８６ステ
ップ、逆ＤＣＴは６１４４ステップ、フレーム間差分は
３８４ステップを必要としている。全体の処理ステップ
数は、２０２０２ステップである。この一つのマクロブ
ロックに対する処理を全てのマクロブロックに対して逐
次実行することにより、１フレームに対する符号化処理
が行われる。
【０００７】以上の説明から分かるように、ＡＬＵ（も
しくは加算器）、乗算器、累算器、最大値最小値検出器
（もしくは最小値検出器）を各処理に応じて組み合わせ
て用いることにより、動画像符号化の標準化方式を実現
する事ができる。
しくは加算器）、乗算器、累算器、最大値最小値検出器
（もしくは最小値検出器）を各処理に応じて組み合わせ
て用いることにより、動画像符号化の標準化方式を実現
する事ができる。
【０００８】
【発明が解決しようとする課題】上記のように従来技術
の動画像符号化器の演算パイプラインでは、ＡＬＵ（も
しくは加算器）と乗算器を一つの演算パイプラインステ
ージの中に並列に持ち、どちらを使用するかをセレクタ
により切り替えて指定していた。このため、動画像符号
化の標準化方式を実行する場合、ある処理についてみる
と、ＡＬＵと乗算器のうち、常にどちらか一方しか動作
していず、もう一方の演算器は無駄になっているという
問題があった。
の動画像符号化器の演算パイプラインでは、ＡＬＵ（も
しくは加算器）と乗算器を一つの演算パイプラインステ
ージの中に並列に持ち、どちらを使用するかをセレクタ
により切り替えて指定していた。このため、動画像符号
化の標準化方式を実行する場合、ある処理についてみる
と、ＡＬＵと乗算器のうち、常にどちらか一方しか動作
していず、もう一方の演算器は無駄になっているという
問題があった。
【０００９】本発明の目的は、この問題を解決し、演算
器を効率的に利用することにより、符号化処理を高速に
実行することを可能にした動画像符号化器を提供するこ
とにある。
器を効率的に利用することにより、符号化処理を高速に
実行することを可能にした動画像符号化器を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の動画像符号化器は、少なくとも加算器、累
算器、最小値検出器を含む加算器系演算パイプライン
と、少なくとも乗算器、累算器を含む乗算器系演算パイ
プラインとを有し、前記加算器系演算パイプラインと前
記乗算器系演算パイプラインが並列動作できることを特
徴としており、一つのマクロブロックに対する動きベク
トル検出処理を前記加算器系演算パイプラインで実行す
ると同時に、他のマクロブロックに対するＤＣＴ、量子
化、逆量子化、逆ＤＣＴ処理を前記乗算器系演算パイプ
ラインで並列に実行することを特徴とする制御方式を用
いている。
め、本発明の動画像符号化器は、少なくとも加算器、累
算器、最小値検出器を含む加算器系演算パイプライン
と、少なくとも乗算器、累算器を含む乗算器系演算パイ
プラインとを有し、前記加算器系演算パイプラインと前
記乗算器系演算パイプラインが並列動作できることを特
徴としており、一つのマクロブロックに対する動きベク
トル検出処理を前記加算器系演算パイプラインで実行す
ると同時に、他のマクロブロックに対するＤＣＴ、量子
化、逆量子化、逆ＤＣＴ処理を前記乗算器系演算パイプ
ラインで並列に実行することを特徴とする制御方式を用
いている。
【００１１】本発明では、従来は一つの演算パイプライ
ンにまとめられていた演算器を加算器系演算パイプライ
ンと、乗算器系演算パイプラインの２つに分割し、２つ
の演算パイプラインを並列動作させることにより、動画
像符号化処理を高速化している。
ンにまとめられていた演算器を加算器系演算パイプライ
ンと、乗算器系演算パイプラインの２つに分割し、２つ
の演算パイプラインを並列動作させることにより、動画
像符号化処理を高速化している。
【００１２】
【実施例】図１は本発明による動画像符号化器の一実施
例を示す構成図である。図１において動画像符号化器
は、加算器系演算パイプライン１１０と、乗算器系演算
パイプライン１２０から構成されている。図中、１０
１、１０２は加算器系演算パイプライン１１０に対する
データ入力端子、１０３、１０４は乗算器系演算パイプ
ライン１２０のデータ入力端子、１０５は加算器系演算
パイプライン１１０の演算結果出力端子、１０６は乗算
器系演算パイプライン１２０の演算結果出力端子、１０
７、１０８、１０９は制御信号入力端子である。
例を示す構成図である。図１において動画像符号化器
は、加算器系演算パイプライン１１０と、乗算器系演算
パイプライン１２０から構成されている。図中、１０
１、１０２は加算器系演算パイプライン１１０に対する
データ入力端子、１０３、１０４は乗算器系演算パイプ
ライン１２０のデータ入力端子、１０５は加算器系演算
パイプライン１１０の演算結果出力端子、１０６は乗算
器系演算パイプライン１２０の演算結果出力端子、１０
７、１０８、１０９は制御信号入力端子である。
【００１３】加算器系演算パイプライン１１０は、デー
タ入力端子１０１、１０２に入力端子１３１、１３２が
接続された加算器１３０と、加算器１３０の出力端子１
３３に一方の入力端子１４２が接続され、自らの出力端
子１４３にもう一方の入力端子１４１が接続された累算
器１４０と、累算器１４０の出力端子１４３に入力端子
１５１が接続された最小値検出器１５１と、加算器１３
０の出力端子１３３と最小値検出器１５０の出力端子１
５２に入力端子１６１と１６２がそれぞれ接続され、出
力端子１６３が演算結果出力端子１０５に接続されたセ
レクタ１６０とから構成される。パイプライン構成は、
図１中に示してあるように、３段パイプラインステージ
である。
タ入力端子１０１、１０２に入力端子１３１、１３２が
接続された加算器１３０と、加算器１３０の出力端子１
３３に一方の入力端子１４２が接続され、自らの出力端
子１４３にもう一方の入力端子１４１が接続された累算
器１４０と、累算器１４０の出力端子１４３に入力端子
１５１が接続された最小値検出器１５１と、加算器１３
０の出力端子１３３と最小値検出器１５０の出力端子１
５２に入力端子１６１と１６２がそれぞれ接続され、出
力端子１６３が演算結果出力端子１０５に接続されたセ
レクタ１６０とから構成される。パイプライン構成は、
図１中に示してあるように、３段パイプラインステージ
である。
【００１４】乗算器系演算パイプライン１２０は、デー
タ入力端子１０３、１０４に入力端子１７１、１７２が
接続された乗算器１７０と、乗算器１７０の出力端子１
７３に一方の入力端子１８２が接続され、自らの出力端
子１８３にもう一方の入力端子１８１が接続された累算
器１８０と、乗算器１７０の出力端子１７３と累算器１
８０の出力端子１８３に入力端子１９１と１９２がそれ
ぞれ接続され出力端子１９３が演算結果出力１０６に接
続されたセレクタ１９０とから構成される。パイプライ
ン構成は、図１中に示してあるように、２段パイプライ
ンステージである。
タ入力端子１０３、１０４に入力端子１７１、１７２が
接続された乗算器１７０と、乗算器１７０の出力端子１
７３に一方の入力端子１８２が接続され、自らの出力端
子１８３にもう一方の入力端子１８１が接続された累算
器１８０と、乗算器１７０の出力端子１７３と累算器１
８０の出力端子１８３に入力端子１９１と１９２がそれ
ぞれ接続され出力端子１９３が演算結果出力１０６に接
続されたセレクタ１９０とから構成される。パイプライ
ン構成は、図１中に示してあるように、２段パイプライ
ンステージである。
【００１５】図１の実施例において、加算器１３０は制
御信号入力端子１０７の値に応じて、入力端子１３１と
１３２から与えられる２つの入力データに対して、加
算、減算、絶対値減算のいずれかの演算を行い、演算結
果を出力端子１３３から出力する。累算器１４０は、入
力端子１４２から与えられる加算器１１０の絶対値減算
結果を累算し、累算結果を出力端子１４３から出力す
る。最小値検出器１５０は、入力端子１５１から逐次与
えられる累算器１４０の累算結果を大小比較し、最小の
値を持つ累算結果が何番目であったかを出力端子１５２
から出力する。セレクタ１６０は制御信号入力端子１０
８の値に応じて、入力端子１６１、１６２のうちのどち
らかを選択し、選択した入力端子に与えられた信号値を
出力端子１６３から出力する。乗算器１７０は、入力端
子１７１、１７２に与えられる２つの入力データの乗算
を行い、出力端子１７３から出力する。累算器１８０は
入力端子１８２から与えられる乗算器１７０の乗算結果
を累算するか、または、予め累算器１８０内にセットさ
れた定数と乗算器１７０の乗算結果との加算を行い、演
算結果を出力端子１８３から出力する。セレクタ１９０
は、制御信号入力端子１０９の値に応じて、入力端子１
９１、１９２のうちのどちらかを選択し、選択した入力
端子に与えられた信号値を出力端子１９３から出力す
る。
御信号入力端子１０７の値に応じて、入力端子１３１と
１３２から与えられる２つの入力データに対して、加
算、減算、絶対値減算のいずれかの演算を行い、演算結
果を出力端子１３３から出力する。累算器１４０は、入
力端子１４２から与えられる加算器１１０の絶対値減算
結果を累算し、累算結果を出力端子１４３から出力す
る。最小値検出器１５０は、入力端子１５１から逐次与
えられる累算器１４０の累算結果を大小比較し、最小の
値を持つ累算結果が何番目であったかを出力端子１５２
から出力する。セレクタ１６０は制御信号入力端子１０
８の値に応じて、入力端子１６１、１６２のうちのどち
らかを選択し、選択した入力端子に与えられた信号値を
出力端子１６３から出力する。乗算器１７０は、入力端
子１７１、１７２に与えられる２つの入力データの乗算
を行い、出力端子１７３から出力する。累算器１８０は
入力端子１８２から与えられる乗算器１７０の乗算結果
を累算するか、または、予め累算器１８０内にセットさ
れた定数と乗算器１７０の乗算結果との加算を行い、演
算結果を出力端子１８３から出力する。セレクタ１９０
は、制御信号入力端子１０９の値に応じて、入力端子１
９１、１９２のうちのどちらかを選択し、選択した入力
端子に与えられた信号値を出力端子１９３から出力す
る。
【００１６】図２は、図１の動画像符号化器を用いて動
画像符号化の標準化方式を実現する際に、符号化の各処
理を実行する演算パイプラインの種類と、制御信号入力
端子１０７〜１０９により加算器１３０、セレクタ１６
０、セレクタ１９０に対して指定される演算の種類を示
した説明図である。動きベクトル検出は、加算器系演算
パイプライン１１０で行う。このとき、加算器１３０は
絶対値減算を行い、累算器１４０は加算器１３０の出力
を累算し、セレクタ１６０は入力端子１６１から入力さ
れる最小値検出器１５０の演算結果を出力する。ループ
フィルタは、乗算器系演算パイプライン１２０で行う。
このとき、乗算器１７０は乗算を行い、累算器１８０は
乗算器１７０の出力を累算し、セレクタ１９０は入力端
子１９１から入力される累算器１８０の演算結果を出力
する。フレーム間差分は加算器系演算１１０パイプライ
ンで行う。このとき、加算器１３０は減算を実行し、セ
レクタ１６０は入力端子１６２から入力される加算器１
３０の演算結果を出力する。ＤＣＴは乗算器系演算パイ
プライン１２０で行う。このとき、乗算器１７０は乗算
を行い、累算器１８０は乗算器１７０の出力を累算し、
セレクタ１９０は入力端子１９１から入力される累算器
１８０の演算結果を出力する。量子化は乗算器系演算パ
イプライン１２０で行う。このとき、乗算器１７０は乗
算を行い、セレクタ１９０は入力端子１９２から入力さ
れる乗算器１７０の演算結果を出力する。逆量子化は乗
算器系演算パイプライン１２０で行う。このとき、乗算
器１７０は乗算を行い、累算器１８０は乗算器１７０の
出力と予め与えられた定数との加算を行い、セレクタ１
９０は入力端子１９１から与えられる１８０の演算結果
を出力する。逆ＤＣＴは乗算器系演算パイプラインで行
う。このとき、乗算器１７０は乗算を行い、累算器１８
０は乗算器１７０の出力を累算し、セレクタ１９０は入
力端子１６１から与えられる累算器１８０の演算結果を
出力する。フレーム間加算は加算器系演算パイプライン
１１０で行う。このとき、加算器１３０は加算を実行
し、セレクタ１６０は入力端子１６２から与えられる加
算器１３０の演算結果を出力する。
画像符号化の標準化方式を実現する際に、符号化の各処
理を実行する演算パイプラインの種類と、制御信号入力
端子１０７〜１０９により加算器１３０、セレクタ１６
０、セレクタ１９０に対して指定される演算の種類を示
した説明図である。動きベクトル検出は、加算器系演算
パイプライン１１０で行う。このとき、加算器１３０は
絶対値減算を行い、累算器１４０は加算器１３０の出力
を累算し、セレクタ１６０は入力端子１６１から入力さ
れる最小値検出器１５０の演算結果を出力する。ループ
フィルタは、乗算器系演算パイプライン１２０で行う。
このとき、乗算器１７０は乗算を行い、累算器１８０は
乗算器１７０の出力を累算し、セレクタ１９０は入力端
子１９１から入力される累算器１８０の演算結果を出力
する。フレーム間差分は加算器系演算１１０パイプライ
ンで行う。このとき、加算器１３０は減算を実行し、セ
レクタ１６０は入力端子１６２から入力される加算器１
３０の演算結果を出力する。ＤＣＴは乗算器系演算パイ
プライン１２０で行う。このとき、乗算器１７０は乗算
を行い、累算器１８０は乗算器１７０の出力を累算し、
セレクタ１９０は入力端子１９１から入力される累算器
１８０の演算結果を出力する。量子化は乗算器系演算パ
イプライン１２０で行う。このとき、乗算器１７０は乗
算を行い、セレクタ１９０は入力端子１９２から入力さ
れる乗算器１７０の演算結果を出力する。逆量子化は乗
算器系演算パイプライン１２０で行う。このとき、乗算
器１７０は乗算を行い、累算器１８０は乗算器１７０の
出力と予め与えられた定数との加算を行い、セレクタ１
９０は入力端子１９１から与えられる１８０の演算結果
を出力する。逆ＤＣＴは乗算器系演算パイプラインで行
う。このとき、乗算器１７０は乗算を行い、累算器１８
０は乗算器１７０の出力を累算し、セレクタ１９０は入
力端子１６１から与えられる累算器１８０の演算結果を
出力する。フレーム間加算は加算器系演算パイプライン
１１０で行う。このとき、加算器１３０は加算を実行
し、セレクタ１６０は入力端子１６２から与えられる加
算器１３０の演算結果を出力する。
【００１７】図３は、図１の動画像符号化器を用いて動
画像符号化の標準化方式を実現した場合の処理ステップ
数と処理手順の実施例を示すタイミング図である。ここ
で、ステップとは、図１の実施例におけるパイプライン
ステージ１段分の動作時間のことを指している。図３
は、３つのマクロブロック、マクロブロック１、マクロ
ブロック２、マクロブロック３に対する符号化処理を示
している。処理の順番は、マクロブロック１、２、３の
順で、マクロブロック２については全ての符号化処理
が、マクロブロック１についてはＤＣＴ、量子化、逆量
子化、逆ＤＣＴ、フレーム間加算のみがマクロブロック
３については動きベクトル検出、ループフィルタのみ
が、それぞれ示されている。１マクロブロックについ
て、動きベクトル検出は２８８０ステップ、ループフィ
ルタは３１１４ステップ、フレーム間差分は３８４ステ
ップ、ＤＣＴは６１４４ステップ、量子化は３８４ステ
ップ、逆量子化は７６８ステップ、逆ＤＣＴは６１４４
ステップ、フレーム間差分は３８４ステップを必要とす
る。それぞれのマクロブロックについて、上記の各処理
を、実行する演算パイプラインの種類に応じて、加算器
系、乗算器系に分けて示している。
画像符号化の標準化方式を実現した場合の処理ステップ
数と処理手順の実施例を示すタイミング図である。ここ
で、ステップとは、図１の実施例におけるパイプライン
ステージ１段分の動作時間のことを指している。図３
は、３つのマクロブロック、マクロブロック１、マクロ
ブロック２、マクロブロック３に対する符号化処理を示
している。処理の順番は、マクロブロック１、２、３の
順で、マクロブロック２については全ての符号化処理
が、マクロブロック１についてはＤＣＴ、量子化、逆量
子化、逆ＤＣＴ、フレーム間加算のみがマクロブロック
３については動きベクトル検出、ループフィルタのみ
が、それぞれ示されている。１マクロブロックについ
て、動きベクトル検出は２８８０ステップ、ループフィ
ルタは３１１４ステップ、フレーム間差分は３８４ステ
ップ、ＤＣＴは６１４４ステップ、量子化は３８４ステ
ップ、逆量子化は７６８ステップ、逆ＤＣＴは６１４４
ステップ、フレーム間差分は３８４ステップを必要とす
る。それぞれのマクロブロックについて、上記の各処理
を、実行する演算パイプラインの種類に応じて、加算器
系、乗算器系に分けて示している。
【００１８】図３の処理手順の実施例では、マクロブロ
ック１（２）に対するＤＣＴ処理と、マクロブロック２
（３）に対する動きベクトル検出処理が並列に実行され
ている。また、マクロブロック１に対するフレーム加算
とマクロブロック２に対するループフィルタも並列に実
行されている。これは、図１の実施例の動画像符号化器
が、加算器系演算パイプライン１１０と乗算器系演算パ
イプライン１２０ガ並列に動作できるようになっている
ため、乗算器系演算パイプライン１２０を使うＤＣＴと
加算器系演算パイプライン１１０を使う動きベクトル検
出、あるいは、加算器系演算パイプライン１１０を使う
フレーム間加算と乗算器系演算パイプライン１２０を使
うループフィルタとを、それぞれ並列に実行できるから
である。１マクロブロック当たりの処理時間は、あるマ
クロブロックの動きベクトル検出が開始されてから、次
のマクロブロックの動きベクトル検出が開始されるまで
である。よって、図３より、１マクロブロック当たりの
処理時間は、１６９３８ステップである。
ック１（２）に対するＤＣＴ処理と、マクロブロック２
（３）に対する動きベクトル検出処理が並列に実行され
ている。また、マクロブロック１に対するフレーム加算
とマクロブロック２に対するループフィルタも並列に実
行されている。これは、図１の実施例の動画像符号化器
が、加算器系演算パイプライン１１０と乗算器系演算パ
イプライン１２０ガ並列に動作できるようになっている
ため、乗算器系演算パイプライン１２０を使うＤＣＴと
加算器系演算パイプライン１１０を使う動きベクトル検
出、あるいは、加算器系演算パイプライン１１０を使う
フレーム間加算と乗算器系演算パイプライン１２０を使
うループフィルタとを、それぞれ並列に実行できるから
である。１マクロブロック当たりの処理時間は、あるマ
クロブロックの動きベクトル検出が開始されてから、次
のマクロブロックの動きベクトル検出が開始されるまで
である。よって、図３より、１マクロブロック当たりの
処理時間は、１６９３８ステップである。
【００１９】
【発明の効果】以上説明してきたように、本発明を用い
ると、加算器系演算パイプラインと乗算器系演算パイプ
ラインを並列に動作させることにより、動画像符号化処
理を効率よく実行することができる。一つのマクロブロ
ックに対する、動画像符号化の標準化方式の処理ステッ
プ数は、従来技術の２０２０２ステップから１６９３８
ステップへと約２０％高速化される。この高速化を得る
ために要するハードウェアの増加は、乗算器系演算パイ
プライン内の累算器のみである。
ると、加算器系演算パイプラインと乗算器系演算パイプ
ラインを並列に動作させることにより、動画像符号化処
理を効率よく実行することができる。一つのマクロブロ
ックに対する、動画像符号化の標準化方式の処理ステッ
プ数は、従来技術の２０２０２ステップから１６９３８
ステップへと約２０％高速化される。この高速化を得る
ために要するハードウェアの増加は、乗算器系演算パイ
プライン内の累算器のみである。
【図１】本発明の動画像符号化装置の実施例を示す構成
図である。
図である。
【図２】動画像符号化の標準化方式の各処理で用いる演
算器と演算種類を示した説明図である。
算器と演算種類を示した説明図である。
【図３】本発明による動画像符号化装置の制御方式によ
る標準化方式の処理手順を示すタイミング図である。
る標準化方式の処理手順を示すタイミング図である。
【図４】従来技術の動画像符号化装置の演算パイプライ
ン構成を示す構成図である。
ン構成を示す構成図である。
【図５】従来技術の動画像符号化装置において、標準化
方式の各処理で用いる演算器と演算種類を示した説明図
である。
方式の各処理で用いる演算器と演算種類を示した説明図
である。
【図６】従来技術の動画像符号化装置による標準化方式
の処理手順を示したタイミング図である。
の処理手順を示したタイミング図である。
１１０ 加算器系演算パイプライン １２０ 乗算器系演算パイプライン
Claims (2)
- 【請求項１】 動画像を符号化し、情報量を圧縮する動
画像符号化器であって、少なくとも加算器、累算器、最
小値検出器を含む加算器系演算パイプラインと、少なく
とも乗算器、累算器を含む乗算器系演算パイプラインと
を有し、前記加算器系演算パイプラインと前記乗算器系
演算パイプラインが並列動作できることを特徴とする動
画像符号化器。 - 【請求項２】 一つのマクロブロックに対する動きベク
トル検出処理を前記加算器系演算パイプラインで実行す
ると同時に、他のマクロブロックに対するＤＣＴ、量子
化、逆量子化、逆ＤＣＴ処理を前記乗算器系演算パイプ
ラインで並列に実行することを特徴とする請求項１に記
載の動画像符号化器の制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014401A JPH05300494A (ja) | 1992-01-30 | 1992-01-30 | 動画像符号化器とその制御方式 |
| US08/010,623 US5394189A (en) | 1992-01-30 | 1993-01-28 | Motion picture coder and system for controlling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014401A JPH05300494A (ja) | 1992-01-30 | 1992-01-30 | 動画像符号化器とその制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300494A true JPH05300494A (ja) | 1993-11-12 |
Family
ID=11860029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014401A Pending JPH05300494A (ja) | 1992-01-30 | 1992-01-30 | 動画像符号化器とその制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5394189A (ja) |
| JP (1) | JPH05300494A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506294A (ja) * | 2004-07-08 | 2008-02-28 | フリースケール セミコンダクター インコーポレイテッド | デブロッキング・フィルタリングを実行する方法及びシステム |
| CN102023978A (zh) * | 2009-09-15 | 2011-04-20 | 腾讯科技（深圳）有限公司 | 一种海量数据处理方法及系统 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557538A (en) * | 1994-05-18 | 1996-09-17 | Zoran Microelectronics Ltd. | MPEG decoder |
| US5495291A (en) * | 1994-07-22 | 1996-02-27 | Hewlett-Packard Company | Decompression system for compressed video data for providing uninterrupted decompressed video data output |
| US5596369A (en) * | 1995-01-24 | 1997-01-21 | Lsi Logic Corporation | Statistically derived method and system for decoding MPEG motion compensation and transform coded video data |
| US6101221A (en) * | 1997-07-31 | 2000-08-08 | Lsi Logic Corporation | Video bitstream symbol extractor for use in decoding MPEG compliant video bitstreams meeting 2-frame and letterboxing requirements |
| US6122316A (en) * | 1997-07-31 | 2000-09-19 | Lsi Logic Corporation | MPEG decoding system meeting 2-frame store and letterboxing requirements |
| US6310918B1 (en) | 1997-07-31 | 2001-10-30 | Lsi Logic Corporation | System and method for motion vector extraction and computation meeting 2-frame store and letterboxing requirements |
| US6266091B1 (en) | 1997-07-31 | 2001-07-24 | Lsi Logic Corporation | System and method for low delay mode operation video decoding |
| US6289053B1 (en) | 1997-07-31 | 2001-09-11 | Lsi Logic Corporation | Architecture for decoding MPEG compliant video bitstreams meeting 2-frame and letterboxing requirements |
| US6236681B1 (en) | 1997-07-31 | 2001-05-22 | Lsi Logic Corporation | Method for decoding MPEG compliant video bitstreams meeting 2-frame and letterboxing requirements |
| SG82613A1 (en) * | 1999-05-21 | 2001-08-21 | Inst Of Microelectronics | Dynamic load-balancing between two processing means for real-time video encoding |
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| GB2429593A (en) | 2005-08-26 | 2007-02-28 | Electrosonic Ltd | Data compressing using a wavelet compression scheme |
| US9992252B2 (en) | 2015-09-29 | 2018-06-05 | Rgb Systems, Inc. | Method and apparatus for adaptively compressing streaming video |
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| JPH02231886A (ja) * | 1989-03-03 | 1990-09-13 | Matsushita Electric Ind Co Ltd | 画像の動きベクトル検出装置 |
| JPH0397374A (ja) * | 1989-09-11 | 1991-04-23 | Nec Corp | 離散コサイン変換・スカラ量子化変換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5054103A (en) * | 1987-09-24 | 1991-10-01 | Matsushita Electric Works, Ltd. | Picture encoding system |
| US5057918A (en) * | 1989-09-15 | 1991-10-15 | U.S. Philips Corporation | Arrangement for encoding two-dimensional information, grouped in periodical information clusters using motion vector processing in a hybrid DPCM encoder |
-
1992
- 1992-01-30 JP JP4014401A patent/JPH05300494A/ja active Pending
-
1993
- 1993-01-28 US US08/010,623 patent/US5394189A/en not_active Expired - Lifetime
Patent Citations (3)
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| JPS6482768A (en) * | 1987-09-24 | 1989-03-28 | Matsushita Electric Works Ltd | Image conversion encoding device |
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| CN102023978A (zh) * | 2009-09-15 | 2011-04-20 | 腾讯科技（深圳）有限公司 | 一种海量数据处理方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5394189A (en) | 1995-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |