JPH0467253A

JPH0467253A - 並列データ処理装置

Info

Publication number: JPH0467253A
Application number: JP2178620A
Authority: JP
Inventors: Toshio Kondo; 利夫近藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-07-06
Filing date: 1990-07-06
Publication date: 1992-03-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は並列データ処理装置に関し、特に内蔵してい
るプロセッサ配列が路間−の構成のプロセッサの縦続的
な配列で構成され、プロセッサ配列を実装するための複
数プロセッサを搭載するモジュール間の接続線が少なく
とも伝搬演算を高速に実行することのできる並列データ
処理装置に関する。

［従来の技術］従来より、プロセッサ配列型の並列データ処理装置の設
計に於いて、離れたプロセッサ間のデータの転送、演算
を如何に高速に行うかは、重要な問題の１つである。一
般に、高速性を追及すると、プロセッサ間の接続線の数
が極端に増えたり、プロセッサの間の接続構成の単純性
かくずれ、装置の実現が困難になったりするためである
。特に、プロセッサの２次元配列から成るプロセッサア
レイ型の並列データ処理装置では、そのプロセッサ数か
多いためにより深刻なものとなる。

このため、２次元プロセッサアレイ型の並列データ処理
装置では、接続線の数の増加の小さい高速化法である伝
搬演算方式が有用である（　Ａ、Ｐ。

Ｒｅｅｖｅｓ、　＋Ａ　Ｓｙｓｔｅｍａｔｉｃａｌｌｙ
　Ｄｅｓｉｇｎｅｄ　ＢｉｎａｒｙＡｒｒａｙ　Ｐｒｏ
ｃｅｓｓｏｒ　、　ＩＥＥＥ　Ｔｒａｎｓ、　Ｃｏｍｐ
ｕｔ、、　ｖｏｌ、Ｃ−２９，ｐｐ、２７８−２８７（
１９８０）を参照）。ここで、伝搬演算とは、プロセッ
サ間を、途中クロックで同期をとることなく、プロセッ
サ内で演算を施しながらその結果を隣接プロセッサ間の
接続線を介して次々と伝搬させる演算である。尚、演算
機能を通過に選ぶと、単なるデータ転送になる。上記伝
搬演算方式が、本来通常のバスを用いる転送方式に比べ
ると、装置の実現容易性が殆ど低下しないにもかかわら
ず、次のような利点を有しているからである。すなわち
、１）同期やメモリレジスタアクセスの回数が少な（な
るので、データを加工しながらプロセッサ間を次々と引
渡すことにより実現可能な処理、例えば総和演算を高速
化することができる。２）バスと異なり、転送系が一組
のデータで占有されることがないので、互いに転送区間
が重複しなければ同一の転送系で、同時に複数組のデー
タ転送を行うことが可能である。

また、上記伝搬演算は、画像処理に於けるランレングス
抽出処理、塗り潰し処理、連結領域抽出処理等で、プロ
セッサ配列全体に広がるデータ間の処理を効率的に実行
する手段としても有効である。

しかしながら、このような演算方式は、途中経由するプ
ロセッサの数に比例して伝搬時間が増加する。このため
、経由するプロセッサの数が多い場合、転送、演算時間
が長くなり過ぎるという問題、或いは実際に演算を行う
プロセッサが、その時点で伝搬演算に関わっているプロ
セッサ、換言すれば伝搬の先頭波面にあるプロセッサに
限られ、実効的な並列度が低下するという問題がある。

そこで、第３図（ａ）に示されるように、プロセッサ配
列を複数のプロセッサから成るプロセッサブロックに分
割し、第３図（ｂ）に示されるようにプロセッサブロッ
ク毎にバイパスを付加し、これによって伝搬演算を階層
的に行うことで並列度を上げる方式が考えられている（
特願昭５５−２７６２３号公報参照）。すなわち、複数
のプロセッサ１０から成るプロセッサブロックＩＩＩ　
、　Ｈ２，１１３、・・・　１１Ｅは、接続線１２によ
って接続されている。上記プロセッサ１０は、演算ユニ
ット１３及び検出器１４を有するプロセッサ１ｏ１１ｏ
２、・・・１０ｏと演算ユニット１３のみ有するプロセ
ッサｌｏＥから成っている。そして、プロセッサ１ｏ１
１０２、・・・、１０．、は、それぞれ接続線１５及び
１６で接続され、バイパスＩ７と共にセレクタＩ８に接
続されている。このセレクタ１８は、上記プロセッサ１
０！１と接続線１９で接続されている。

［発明が解決しようとする課題］しかしながら、このバイパスについては、その後検討し
た結果、このままでは階層かの手数が大きくなり過ぎて
、高速化を図る上で約に立たない場合か少なくないこと
が明らかになってきた。例えば、画像の情報圧縮のため
の符号化、文字認識に於ける特徴抽出等に用いられる１
次元プロセッサ配列上の、２値ラインの白、或いは黒連
結の長さ（ランレングス）を求める処理が上げられる。

上記伝搬演算によるランレングス抽出処理を以下に述べ
る。いま、ラインを構成する白点或いは黒点の画素が、
プロセッサに一対一で割付けられているとする。すると
、ライン上の各自連結及び黒連結内の左端の先頭プロセ
ッサを発信プロセッサ、他のプロセッサを加算プロセッ
サとする右方向（先頭から末尾に向かう）の伝搬加算を
実行するだけでよいものである。ここで、発信プロセッ
サとは、伝搬加算中に、左隣からの入力を無視し、「１
」を加算して右隣のプロセッサに出力するプロセッサで
ある。これらのプロセッサの動作から明らかなように、
伝搬と共に、各プロセッサには、そのプロセッサ自体の
属する連結の左端からの距離が求まっていく。伝搬が連
結の右端まで到達すると、その右端のプロセッサに連結
のランレングスか得られる。このようなランレングス抽
出処理を、第３図（ａ）及び（ｂ）に示されるような従
来のバイパス方式を適用した１次元のプロセッサ配列で
階層的に実行しようとすると、その手順は以下のステッ
プに述べる如く複雑なものとなる。

ステップ１）、複数のプロセッサブロックＩＩ。

１１２、・・・ｌｌＥのうち、左端のプロセッサと白或
いは黒連結の先頭のプロセッサを発信プロセッサとし、
それ以外を加算プロセッサになるように各プロセッサの
状態レジスタをセットする。

ステップ２）、各プロセッサブロック１ｌ１１１２、・
・・ｌｌＥ内で、画像データに対する伝搬加算を実行す
る。そして、その結果を演算ユニット１３内のレジスタ
Ａ（図示せず）に格納する。

ステップ３）、セレクタ１８の左隣のプロセッサｌＯ０
を０発信プロセッサに設定し、右端のプロセッサ１０．
は、保持する画像データが゛連結の先頭か否かにより、
発信、加算プロセッサとなる状態レジスタを設定する。

ステップ４）、プロセッサブロック内のプロセッサ配列
（プロセッサ１０Ｅは除く）の画像データに連結の先頭
の有無を検出器１４の並びで検出し、連結の先頭かある
場合には、セレクタ１８を左隣のプロセッサ１０．側に
選択するように制御する。また、連結の先頭か無い場合
には、セレクタ１８をバイパス１７側に選択するように
制御して、右端のプロセッサＩＯＥのレジスタＡ（図示
せず）のデータについて、プロセッサブロック１１間の
伝搬加算を行い、その結果をレジスタＢ（図示せず）に
格納する。このとき、プロセッサ１０８が元々の画像デ
ータの連結の先頭である場合には、当然発信プロセッサ
となり、セレクタ１８からの入力は無視して、そのプロ
セッサ自体か保持するレジスタＡの内容をそのまま出力
する。但し、このレジスタＡには、先のプロセッサブロ
ック１１１．１１２　、・・・Ｈ［！内の伝搬演算でも
、発信プロセッサとしてセレクタ１８からの入力を無視
しており、「１」がそのまま入っている。

ステップ５）、各プロセッサブロックｌｌ＋１１２、・
・１１Ｈの右端のプロセッサｌＯＥを発信プロセッサと
し、右端以外で画像データの連結の先頭のプロセッサを
Ｏ発信の発信プロセッサとなるように状態レジスタをセ
ットする。

ステップ６）９各プロセツサブロツク１１１１１□、・
・・ｌ１ｇの右端のプロセッサ１０Ｉ！のレジスタＢに
、得られたプロセッサブロックレベルの加算結果を、右
隣のプロセッサブロックに伝搬転送で転送し、レジスタ
Ｃに格納する。この場合、連結の先頭のプロセッサ以降
には、上記加算結果は伝わらない。尚、伝搬転送とは、
発信プロセッサ以外の途中のプロセッサが、左隣のプロ
セッサから受けたデータを、そのまま右隣のプロセッサ
に伝搬させる伝搬演算のことである。

ステップ７）、上記レジスタＡの内容と、レジスタＣの
内容を加算し、全体の伝搬加算結果とする。

このようなバイパス方式では、所゛要マシンサイクル数
の大きい伝搬演算、伝搬転送の回数が３回と多く、その
うえその実行前にプロセッサ配列の状態設定を一々必要
としている。このため、配列サイズがかなり大きいもの
でない限りバイパスを用いない場合に比べて、全体の所
要マシンサイクル数は小さくはならいもので、各プロセ
ッサ間の伝搬演算の高速化を図ることかできないもので
あった。

この発明は上記のような点に鑑みてなされたもので、各
プロセッサ間の接続が単純且つ容易で、効率的な演算、
転送が可能な伝搬演算を高速に実行することのできる並
列データ処理装置を提供することを目的とする。

［課題を解決するための手段］すなわちこの発明は、縦続的に接続されて複数配列され
たプロセッサを内蔵する複数のプロセッサブロックを縦
続的に配列して成る並列データ処理装置に於いて、上記
複数のプロセッサブロック内に複数配列されたプロセッ
サのうち先頭のプロセッサが有する保持データを出力す
る第１の出力手段と、上記先頭のプロセッサ以外のプロ
セッサであって上記先頭のプロセッサ側に位置される隣
接プロセッサからの入力データと、それ自身か有する保
持データとを演算した結果を上記複数配列されたプロセ
ッサのうち末尾のプロセッサ側に位置された隣接プロセ
ッサに出力する第２の出力手段と、この第２の出力手段
の出力データと、この第２の出力手段の出力データ及び
上記複数のプロセッサブロックの先頭のプロセッサブロ
ック側に隣接されたプロセッサブロックからの入力デー
タとの間で演算した結果の出力データとの何れかを、上
記複数のプロセッサブロックの末尾のプロセッサブロッ
ク側に隣接されたプロセッサブロックに出力するべく選
択する選択手段と、この選択手段で選択された出力デー
タを各々のプロセッサブロック内の全プロセッサの状態
に応じて制御する制御手段と、上記隣接されたプロセッ
サブロックからの入力データを上記各々のプロセッサブ
ロック内の各プロセッサに入力する手段とを具備するこ
とを更に具備する。

［作用］この発明の並列データ処理装置によれば、プロセッサ間
の伝搬演算に係るプロセッサ配列が所定の大きさのプロ
セッサブロックに分けられており、ブロック毎に、バイ
パスと、このバイパスを用いるプロセッサブロック間の
伝搬演算専用の演算器と、上記プロセッサブロック内の
プロセッサの状態に応じてバイパスを用いるプロセッサ
ブロック間の伝搬演算を制御する制御ユニットを有して
いる。上記プロセッサブロック間の伝搬演算専用の演算
器を、プロセッサブロック毎に設け、プロセッサブロッ
ク内の各プロセッサとバイパスを接続することにより、
ブロック内の伝搬演算とバイパスレベルの伝搬演算を同
時に実行することができ、伝搬演算の高速化を図ってい
る。

［実施例］以下図面を参照して、この発明の詳細な説明する。尚、
上述した従来例と同一の部分には同一の参照番号を付し
て説明を省略するものとする。

第１図（ａ）〜（ｅ）は、この発明の並列データ処理装
置の一実施例で、プロセッサのＭＸＮ台の規則的な配列
、この場合はＭ台のプロセッサブロックＮ組で構成され
る１次元配列、及び制御ユニット等で構成される並列デ
ータ処理装置を示したものである。

第１図（ａ）はプロセッサブロックの１次元配列を示し
たもので、同図に於いて、２０＋　、２０２．２０５、
・・・　２ＯＮはＭ台のプロセッサを有するプロセッサ
ブロックであり、これらプロセッサブロック２０１．２
Ｄｚ　、２０ｉ　、”’、２ＯＮノ間は、それぞれ接続
線１２て接続されている。また、上記プロセッサブロッ
ク２０、２０２．２０３、−１２ＯＮは、各々が信号線
２１を介してプロセッサ配列制御用の信号を発生する制
御ユニット２２に接続されている。この制御ユニット２
２で発生された信号が、信号線２１を介して全プロセッ
サに転送される。尚、以下の説明に於いて、不特定のプ
ロセッサブロックは参照番号を２０として説明する。

第１図（ｂ）は、同図（ａ）に示されたプロセッサブロ
ックの構成図を示したものである。

但し、ここではプロセッサブロック２０．．２０□、２
０５、・・・、２ＯＮのうちの１つとしてプロセッサブ
ロック２０□を例として説明するが、他のプロセッサブ
ロック２０□、２０３　、・・・、２ＯＮについても同
様である。上記プロセッサブロック２０□は、Ｍ台のプ
ロセッサ２３＋　、２３２．２３３　、・・・、２３Ｍ
を有している。そして、それぞれのプロセッサ２３．．
２３□、２３３、・・・、２３Ｍ内は、演算ユニット２
４及び論理和ゲートで構成される発信プロセッサの検出
器１４から成っている。また、この検出器１４と演算ユ
ニット２４は接続線２５で接続され、上記演算ユニット
２４は接続線２６を介してバイパス１７に接続される。

更に、隣接するプロセッサの演算ユニット２４及ヒ検出
器１４は、それぞれ接続線１５及び１６で接続されてい
る。尚、プロセッサ２０Ｍの出力は、演算ユニット２７
に供給されるようになっている。また、以下の説明に於
いて、不特定のプロセッサは参照番号を２３として説明
する。

第１図（ｃ）は、上記演算ユニット２４の構成を示すも
ので、２８はセレクタであり、接続線１５とレジスタ２
９を介して接続線２６が接続されていると共に、伝搬演
算時に同一機能となる演算論理装置（ＡＬＵ）３０に接
続されている。このＡＬＵ３０には、接続線２５に接続
されたレジスタ３１か接続されているレジスタ３２．３
３．３４が接続されている。そして、上記ＡＬＵ３０は
、レジスタ３２．３３．３４と共にセレクタ３５に接続
されている。このセレクタ３５の出力が、レジスタ３１
の出力と共に接続線１５を介して次段の演算ユニット２
４に転送されるようになっている。尚、レジスタ３２．
３３．３４は、レジスタファイル構成をとっており、入
力ポートと出力ポートはそれぞれ共通のものとなってい
る。また、Ｔ１、Ｔ２、Ｔ３、Ｔ４及びＴ５は、端子で
ある。

第１図（ｄ）は、上記演算ユニット２７の構成を示した
もので、端子Ｔ６及びＴ７を介してバイパス１７及び接
続線１５が接続されたＡＬＵ３Ｂを有している。また、
セレクタ３７は、このＡ　Ｌ　Ｕ　３Ｂの出力を受ける
と共に、上記接続線１５及び端子Ｔ８を介して接続線１
６が接続されている。そして、セレクタ３７の選択出力
がプロセッサブロック２０の出力として、端子Ｔ９及び
接続線１２を介して転送されるようになっている。

更に、第１図（ｅ）は、発信プロセッサの検出器１４を
示すもので、接続線１６及び２５に接続された論理和ゲ
ート３８で構成されている。尚、Ｔ１０、ＴＩＬＴＩ２
及びＴ１３は端子である。

次に、このような構成の並列データ処理装置の動作につ
いて説明する。

ステップ１）、各演算ユニット２４のレジスタ３１に、
発信プロセッサでは「１」の値を、それ以外のプロセッ
サでは「０」の値をセットし、次のステップの伝搬演算
に於ける各プロセッサの状態を決定する。

ステップ２）、プロセッサブロック２０内と、バイパス
１７経由のプロセッサブロック２０間で、同時に伝搬演
算を行う。このとき、プロセッサブロック２０内の伝搬
演算は、各演算ユニット２４内のレジスタ３１の状態デ
ータによりセレクタ３５を制御し、発信、伝搬プロセッ
サを設定することによって行う。具体的には、状態デー
タが「１」のプロセッサ（発信プロセッサ）では、セレ
クタ３５をレジスタ３２側に選択し、レジスタ３２の保
持データをそのまま出力させる。一方、状態データが「
０」のプロセッサ（伝搬プロセッサ）では、セレクタ３
５によりＡＬＵ３０側の人力を選択する。そして、ＡＬ
Ｕ３０に於いて、左隣のプロセッサ２３からの入力デー
タと、自身の保持データを演算した結果を出力させて、
プロセッサ間の伝搬演算を行い、その結果をレジスタ３
３に格納する。このとき、セレクタ２８は、左隣のプロ
セッサ２３からの入力、すなわちレジスタ２９側でなく
接続線１５側を選択する。

一方、バイパス１７を用いたプロセッサブロック２０間
の伝搬演算は、検出器１４の並びで生成する信号により
、演算ユニット２７内のセレクタ３７を制御することで
行う。すなわち、検出器１４の並びで生成する信号が、
「１」の場合には左隣のプロセッサ２３から、端子Ｔ５
、接続線１５、端子Ｔ７を介してくる入力を、「０」の
場合にはＡ　Ｌ　Ｕ　３６からの入力を選択するように
制御する。検出器１４の並びで生成する信号は、各検出
器１４の論理機能が論理和であることから明らかなよう
に、プロセッサブロック２０内のプロセッサ２３の何れ
かに発信プロセッサか存在すれば「１」、そうでなけれ
ば「０」である。

したがって、プロセッサブロック２０内のプロセッサ２
３の何れかに発信プロセッサが存在する場合は、隣接プ
ロセッサブロック内の伝搬演算結果を、そのまま右隣の
プロセッサブロックに出力する。

これに対し、何れにも発信プロセッサが存在しない場合
は、バイパス１７を介して受取る左隣のプロセッサブロ
ックの出力と、自身のプロセッサブロックの伝搬演算結
果との間で、ＡＬＵ３Ｅｉによって演算を行う。そして
、その演算結果を右隣のプロセッサブロックに出力する
ことで、バイパス１７を用いたプロセッサブロック２０
間の伝搬演算を行い、バイパス１７上に得られる結果を
レジスタ２９に格納する。

筒、この伝搬演算に於いてＡＬＵ３０とＡＬＵ３６の機
能は同一のものである。プロセッサブロック２０内の左
端のプロセッサ２３□に対する入力は、検出器１４に対
しては図示される如く　「０」である。

そして、演算ユニット２４に対しては、伝搬演算の内容
によって変化する。演算の種類が加算、論理和のような
場合には、図示される如く　「０」であるか、論理積等
の場合には「１」を入力する。

ステップ３）、プロセッサブロック２０内とプロセッサ
ブロック２０間の伝搬演算を統合し、全体の伝搬演算結
果をレジスタ３４に得る。これは、各演算ユニット２４
で、レジスタ２９からの入力を選択するようにセレクタ
２８を制御し、検出器１４の端子Ｔ１２、Ｔ４を介して
供給される信号によりセレクタ３５を制御する。このと
き、信号の値が「１」の場合にはレジスタ３３からの入
力を選択するようにし、同信号値が「０」の場合にはＡ
ＬＵ３０からの入力を選択するように、セレクタ３５を
制御する。

プロセッサブロック２０内で発信プロセッサ及びその右
側に位置されるプロセッサ２０では、レジスタ３８の内
容をそのままにしてレジスタ３４に戻すようにし、発信
プロセッサより左側に位置されるプロセッサ２０では、
レジスタ２９とレジスタ３３の間で、ＡＬＵ３０によっ
て演算し、その結果がレジスタ３４に格納されるように
する。

このように構成された並列データ処理装置によれば、従
来の装置に比べてマシンサイクルの大きい伝搬演算の回
数が１回のみと少なくなり、これに伴って発信、伝搬プ
ロセッサの設定が１回のみとなる等、全体の所要サイク
ル数を大きく低減することができ、伝搬演算性能を著し
く改善することかできる。

第２図は、上述した第１の実施例に於けるステップ３）
の機能をハードウェア化することにより更に高速化を図
ったこの発明の第２の実施例を示すもので、演算ユニッ
トの構成図である。尚、上述した第１の実施例と同一の
部分には同一の参照番号を付して説明を省略するものと
する。

第２図に於いて、演算ユニット２４′内のＡＬＵ３０に
は、レジスタ３２．３３が接続されていると共に、端子
Ｔ１を介して接続線１５が接続されている。また、セレ
クタ３５は、端子Ｔ５を介して接続線１５に接続される
と共に、ＡＬＵ３９及びセレクタ４０に接続されている
。上記ＡＬＵ３９は、上述したＡＬＵ３０．３６と同一
機能を有するもので、端子Ｔ２を介して接続線２６か接
続され、その出力はセレクタ４０に供給されるようにな
っている。

次に、この第２の実施例の動作について説明する。

ステップ１′）、各演算ユニット２４′　のレジスタ３
１に、発信プロセッサでは「１」の値を、それ以外のプ
ロセッサではｒＯＪの値をセットし、次のステップの伝
搬演算に於ける各プロセッサの状態を決定する。

ステップ２′）、プロセッサブロック２０内と、バイパ
ス１７経由のプロセッサブロック２０間で、同時に伝搬
演算を行う。このとき、プロセッサブロック２Ｑ内の伝
搬演算は、各演算ユニット２４′内のレジスタ３１の状
態データによりセレクタ３５を制御し、発信、伝搬プロ
セッサを設定することによって行う。具体的には、状態
データが「１」のプロセッサ（発信プロセッサ）では、
セレクタ３５をレジスタ３２側に選択し、レジスタ３２
の保持データをそのまま出力させる。一方、状態データ
が「０」のプロセッサ（伝搬プロセッサ）では、セレク
タ３５によりＡＬＵ３０側の入力を選択する。そして、
このＡＬＵ３０に於いて、左隣のプロセッサ２３からの
入力データと、自身の保持データとの間で演算した結果
を出力させて、プロセッサ間の伝搬演算を行う。また、
バイパス１７を用いるプロセラサブボッ２２０間の伝搬
演算は、検出器１４の並びで生成する信号により、演算
ユニット２７内のセレクタ３７を制御することて行う。

すなわち、検出器１４の並びで生成する信号が、「１」
の場合には左隣のプロセッサ２３の端子Ｔ５からの入力
データを、「０」の場合にはＡ　Ｌ　Ｕ　３Ｇからの入
力データを選択するように制御する。検出器１４の並び
で生成する信号は、各検出器１４の論理機能から明らか
なように、プロセッサブロック２０内のプロセッサ２３
の何れかに発信プロセッサが存在すれば「１」、そうで
なければ「０」である。

これに対し、何れにも発信プロセ・ソサか存在しない場
合は、バイパス１７を介して受取る左隣のプロセッサブ
ロックの出力と、自身のプロセッサブロックの伝搬演算
結果との間で、ＡＬＵ３Ｂによって演算を行う。

更に、各プロセッサ２３では、その結果ノくイノくス１
７上に得られるプロセッサプロ・７２２０間の伝搬演算
結果と、プロセッサブロック２０内の伝搬演算結果とを
、ＡＬＵ３９を用いて演算する。また、検出器１４で生
成され、端子Ｔ１２、Ｔ４を介して供給される制御信号
により、セレクタ４０を制御する。このとき、上記制御
信号の値が「１」の場合にはセレクタ３５からの入力デ
ータを選択するようにし、同信号値が「０」の場合には
ＡＬＵ３９からの入力データを選択するように、それぞ
れ制御する。プロセッサブロック２０内で発信プロセ・
ソサ及びその右側に位置されるプロセッサ２０では、レ
ジスタ３２の内容をそのままにしてレジスタ３３に戻す
ようにし、発信プロセッサより左側に位置されるプロセ
ッサ２０では、ＡＬＵ３９の演算結果を選択してレジス
タ３３に格納されるようにする。

以上述べた第１及び第２の実施例は、共に１次元のプロ
セッサ配列で、且つ転送方向を図中左から右の片側方向
に限られた比較的簡単な例であるが、これに限られるも
のではなく、２次元以上のプロセッサ配列、或いは双方
向の転送系にも適用可能なことは勿論である。

このように構成すれば、プロセッサ間の接続が単純、規
則的且つ局所的なうえ、プロセッサ配列を実装するため
の複数プロセッサを搭載する、ＬＳ　Ｉ、ボード等のモ
ジュール間の接続線が少なくて、効率的な演算、転送が
可能な伝搬演算を、高速に実行することができる。

また、この発明に於いてプロセッサ単位の規則制は、演
算ユニットが途中に入るため若干崩れるものの、プロセ
ッサブロック単位での規則制は維持されており、ＬＳＩ
化する際の設計に対する負担は小さいものとなる。更に
、プロセッサブロック単位でＬＳＩ化することで、バイ
パス、検出器間の結線のハードウェア或いはコストを押
えることかでき、小型化、経済化とも両立することがで
きる。

［発明の効果］以上のようにこの発明によれば、各プロセッサ間の接続
か単純且つ容易で、効率的な演算、転送か可能な伝搬演
算を高速に実行することのできる並列データ処理装置を
提供することかでき、プロセッサ配列全体で保持するデ
ータに対するランレングス処理等を高速に処理すること
か可能となる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）はこの発明の並列データ処理装置
の一実施例で、第１図（ａ）はプロセッサブロックの１
次元配列及び制御ユニット等で構成される並列データ処
理装置を示した図、第１図（ｂ）は、同図（ａ）のプロ
セッサブロックの構成を示した図、第１図（ｃ）は、同
図（ｂ）の演算ユニットの構成を示した図、第１図（ｄ
）は同図（ｂ）の演算ユニットの構成を示した図、第１
図（ｅ）は発信プロセッサの検出器を示した図、第２図
はこの発明の第２の実施例を示すもので、第１図（ｂ）
の演算ユニットの他の構成例を示した図、第３図（ａ）
及び（ｂ）は従来の並列データ処理装置を示したもので
、同図（ａ）はプロセッサブロックの１次元配列を示し
た図、第３図（ｂ）は同図（ａ）のプロセッサブロック
の構成を示した図である。ＩＬ　、１０□、・・・、ＩＯｌ、・・・、ＩＯＥ　、
　２３．２３１２３２．２３．　、・・・、２３Ｍ・・
・プロセッサ、１１＋　、１１２．１１３、・・・　ｆ
ｉｇ　、２０．２０□　　２０２．２０３　、・・・２
ＯＮ・・・プロセッサブロック、１３．２４．２４′２
７・・・演算ユニット、１４・・・検出器、１７・・・
バイパス、２１・・・制御信号線、２２・・・制御ユニ
ット、２８．３５．３７．４０・・・セレクタ、２９．
３１．３２．３３．３４．３０．３６．３９・・・論理
演算装置（ＡＬＵ）　、３８・・・論理ゲート。出願人代理人　弁理士　鈴江武彦図（ａ）図−（ｂ）

Claims

【特許請求の範囲】

（１）縦続的に接続されて複数配列されたプロセッサを
内蔵する複数のプロセッサブロックを縦続的に配列して
成る並列データ処理装置に於いて、上記複数のプロセッサブロック内に複数配列されたプロ
セッサのうち先頭のプロセッサが有する保持データを出
力する第１の出力手段と、上記先頭のプロセッサ以外のプロセッサであって上記先
頭のプロセッサ側に位置される隣接プロセッサからの入
力データと、それ自身が有する保持データとを演算した
結果を上記複数配列されたプロセッサのうち末尾のプロ
セッサ側に位置された隣接プロセッサに出力する第２の
出力手段と、この第２の出力手段の出力データと、この
第２の出力手段の出力データ及び上記複数のプロセッサ
ブロックの先頭のプロセッサブロック側に隣接されたプ
ロセッサブロックからの入力データとの間で演算した結
果の出力データとの何れかを、上記複数のプロセッサブ
ロックの末尾のプロセッサブロック側に隣接されたプロ
セッサブロックに出力するべく選択する選択手段と、この選択手段で選択された出力データを各々のプロセッ
サブロック内の全プロセッサの状態に応じて制御する制
御手段と、上記隣接されたプロセッサブロックからの入力データを
上記各々のプロセッサブロック内の各プロセッサに入力
する手段とを具備することを特徴とする並列データ処理装置。
（２）上記各々のプロセッサブロック内の上記先頭のプ
ロセッサであって、それ自身の保持データと上記複数の
プロセッサブロックの先頭のプロセッサブロック側の隣
接プロセッサブロックからの入力データとの間の演算を
行う第１の演算手段と、上記各々のプロセッサブロック
内の上記先頭のプロセッサ以外のプロセッサであって、
上記複数のプロセッサブロックの先頭のプロセッサブロ
ック側の隣接プロセッサブロックからの入力データと、
上記先頭のプロセッサからの入力データ及びそれ自身の
保持データとの間の演算結果とを演算する第２の演算手
段を更に具備する請求項１に記載の並列データ処理装置
。