JP3040529B2 - 動画像処理装置 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/12—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only
- H04N11/14—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only in which one signal, modulated in phase and amplitude, conveys colour information and a second signal conveys brightness information, e.g. NTSC-system
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
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- H—ELECTRICITY
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- H04N5/14—Picture signal circuitry for video frequency region
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- Processing Or Creating Images (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、入力されたアナログ画
像をビデオレートで処理する動画像処理装置に関する。
像をビデオレートで処理する動画像処理装置に関する。
【０００２】マイクロプロセッサの高速化，低価格化に
ともない、動画のコンピュータグラフィック，アニメー
ションをより手軽に行なうことが望まれている。
ともない、動画のコンピュータグラフィック，アニメー
ションをより手軽に行なうことが望まれている。
【０００３】
【従来の技術】図１０には第１の従来装置が示されてお
り、この装置は変換器４０（ＮＴＳＣ信号をＲＧＢ信号
へ変換する），Ａ／Ｄ変換器４２，雑音除去処理回路４
４，微分処理回路４６，特徴抽出処理装置４８，認識・
照合処理装置５０・・・処理結果描画装置５２，一時記
憶装置５４，Ｄ／Ａ変換器５６，変換器５８（ＲＧＢ信
号をＮＴＳＣ信号へ変換する）で構成されている。
り、この装置は変換器４０（ＮＴＳＣ信号をＲＧＢ信号
へ変換する），Ａ／Ｄ変換器４２，雑音除去処理回路４
４，微分処理回路４６，特徴抽出処理装置４８，認識・
照合処理装置５０・・・処理結果描画装置５２，一時記
憶装置５４，Ｄ／Ａ変換器５６，変換器５８（ＲＧＢ信
号をＮＴＳＣ信号へ変換する）で構成されている。
【０００４】それらはパイプライン接続されており、変
換器４０に入力された動画像のビデオ信号がパイプライ
ン処理されて変換器５８から出力される。
換器４０に入力された動画像のビデオ信号がパイプライ
ン処理されて変換器５８から出力される。
【０００５】また図１１には第２の従来装置が示されて
おり、その装置はグラフィックサブシステム６０，複数
のＣＰＵボード６２，メインメモリ６４により構成され
ている。
おり、その装置はグラフィックサブシステム６０，複数
のＣＰＵボード６２，メインメモリ６４により構成され
ている。
【０００６】そして、各ＣＰＵボード６２はＣＰＵ６
６，ＦＰＵ６８，１次データキャッシュ７０，ライトバ
ッファ７２，２次データキャッシュ７４，命令キャッシ
ュ７６，リードバッファ７８で構成されており、ＣＰＵ
ボード６２の並列処理で得られた動画像（ビデオ信号）
がグラフィックサブシステム６０から出力される。
６，ＦＰＵ６８，１次データキャッシュ７０，ライトバ
ッファ７２，２次データキャッシュ７４，命令キャッシ
ュ７６，リードバッファ７８で構成されており、ＣＰＵ
ボード６２の並列処理で得られた動画像（ビデオ信号）
がグラフィックサブシステム６０から出力される。
【０００７】
【発明が解決しようとする課題】しかしながら第１の従
来装置においては、パイプライン処理が行なわれるの
で、実現できる機能が限られ、処理の内容やハードウェ
アの構成を柔軟に変更できない。
来装置においては、パイプライン処理が行なわれるの
で、実現できる機能が限られ、処理の内容やハードウェ
アの構成を柔軟に変更できない。
【０００８】また第２の従来装置では、ＣＰＵボード６
２が相互に関連して並列動作するので、装置の性能を十
分に引き出すためには全体を高速動作させることが必要
となり、このため、ハードウェアが高価なものとなる。
２が相互に関連して並列動作するので、装置の性能を十
分に引き出すためには全体を高速動作させることが必要
となり、このため、ハードウェアが高価なものとなる。
【０００９】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、処理内容やハードウェア構成
を柔軟に変更できる多機能で安価な装置を提供すること
にある。
ものであり、その目的は、処理内容やハードウェア構成
を柔軟に変更できる多機能で安価な装置を提供すること
にある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる動画像処理装置は以下のように構成
されている。
に、本発明にかかる動画像処理装置は以下のように構成
されている。
【００１１】図１では第１発明にかかる装置が説明され
ており、同図の装置は、アナログのビデオ信号を時系列
のデジタル信号に変換しビデオ信号のフレームに同期し
た制御信号を発生する画像入力部１０と、デジタル信号
がビデオ信号のフレーム単位で各々書込まれる複数の一
時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘ
と、一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・
１２Ｘの記憶内容を各々処理する複数の処理部１４Ａ，
１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘと、デジタル信号
を制御信号に同期してビデオ信号のフレーム単位で一時
記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘへ
順次書込み一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ
・・・１２Ｘの記憶内容を順次読み出すマルチプレクサ
部１６と、マルチプレクサ部１６が読み出した一時記憶
部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶
内容をアナログのビデオ信号に逐次変換して出力する画
像出力部１８と、を有している。
ており、同図の装置は、アナログのビデオ信号を時系列
のデジタル信号に変換しビデオ信号のフレームに同期し
た制御信号を発生する画像入力部１０と、デジタル信号
がビデオ信号のフレーム単位で各々書込まれる複数の一
時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘ
と、一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・
１２Ｘの記憶内容を各々処理する複数の処理部１４Ａ，
１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘと、デジタル信号
を制御信号に同期してビデオ信号のフレーム単位で一時
記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘへ
順次書込み一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ
・・・１２Ｘの記憶内容を順次読み出すマルチプレクサ
部１６と、マルチプレクサ部１６が読み出した一時記憶
部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶
内容をアナログのビデオ信号に逐次変換して出力する画
像出力部１８と、を有している。
【００１２】また図２では第２発明にかかる装置が説明
されており、同図の装置は、アナログのビデオ信号を時
系列のデジタル信号に変換しビデオ信号のフレームに同
期した制御信号を発生する画像入力部１０と、デジタル
信号がビデオ信号のフレーム単位で各々書込まれる複数
の一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１
２Ｘと、一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・
・・１２Ｘの記憶内容を各々処理し処理完了の通知信号
を出力する複数の処理部１４Ａ，１４Ｂ，１４Ｃ，１４
Ｄ・・・１４Ｘと、デジタル信号を制御信号に同期して
ビデオ信号のフレーム単位で一時記憶部１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘへ順次書込み一時記憶
部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶
内容を順次読み出すマルチプレクサ部１６と、マルチプ
レクサ部１６が読み出した一時記憶部１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄ・・・１２Ｘの記憶内容をアナログのビ
デオ信号に逐次変換して出力する画像出力部１８と、処
理完了の通知信号を受信していない処理部１４Ａ，１４
Ｂ，Ａ４Ｃ，１４Ｄ・・・または１４Ｘと対応した一時
記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・または１
２Ｘから記憶内容を読み出すマルチプレクサ部１６の動
作を該通知信号が受信されるまで延期させる調停部２２
と、を有している。
されており、同図の装置は、アナログのビデオ信号を時
系列のデジタル信号に変換しビデオ信号のフレームに同
期した制御信号を発生する画像入力部１０と、デジタル
信号がビデオ信号のフレーム単位で各々書込まれる複数
の一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１
２Ｘと、一時記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・
・・１２Ｘの記憶内容を各々処理し処理完了の通知信号
を出力する複数の処理部１４Ａ，１４Ｂ，１４Ｃ，１４
Ｄ・・・１４Ｘと、デジタル信号を制御信号に同期して
ビデオ信号のフレーム単位で一時記憶部１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘへ順次書込み一時記憶
部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶
内容を順次読み出すマルチプレクサ部１６と、マルチプ
レクサ部１６が読み出した一時記憶部１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄ・・・１２Ｘの記憶内容をアナログのビ
デオ信号に逐次変換して出力する画像出力部１８と、処
理完了の通知信号を受信していない処理部１４Ａ，１４
Ｂ，Ａ４Ｃ，１４Ｄ・・・または１４Ｘと対応した一時
記憶部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・または１
２Ｘから記憶内容を読み出すマルチプレクサ部１６の動
作を該通知信号が受信されるまで延期させる調停部２２
と、を有している。
【００１３】
【作用】図３では第１発明と第２発明の作用が説明され
ており、同図においては図１の一時記憶部と処理部を対
とするユニット１，２，３，４，５，６が用意されてい
る。
ており、同図においては図１の一時記憶部と処理部を対
とするユニット１，２，３，４，５，６が用意されてい
る。
【００１４】そして、画像入力部１０の制御信号により
図１のマルチプレクサ部１６がフレーム単位で動作する
ので、各ユニット１，２，３，４，５，６は、６フレー
ム時間｛０，１，２，３，４，５｝，｛６，７，８，
９，１０，１１｝・・・毎に、１フレームを単位とした
処理（画像処理時には時系列のデジタル信号を一時記憶
部へ入力し，動画生成時には時系列のデジタル信号を一
時記憶部から出力する）を、１フレーム時間ずつ遅延し
ながら並列的に順次行なう（１フレームを６台のユニッ
ト１，２，３，４，５，６が分担して並列的に独立処理
している）。
図１のマルチプレクサ部１６がフレーム単位で動作する
ので、各ユニット１，２，３，４，５，６は、６フレー
ム時間｛０，１，２，３，４，５｝，｛６，７，８，
９，１０，１１｝・・・毎に、１フレームを単位とした
処理（画像処理時には時系列のデジタル信号を一時記憶
部へ入力し，動画生成時には時系列のデジタル信号を一
時記憶部から出力する）を、１フレーム時間ずつ遅延し
ながら並列的に順次行なう（１フレームを６台のユニッ
ト１，２，３，４，５，６が分担して並列的に独立処理
している）。
【００１５】このため、各ユニット１，２，３，４，
５，６が１フレームを処理するために要する時間を６フ
レーム時間に引き延ばし、メモリアクセスのスピードと
処理スピードを６分の１に減ずることが可能となる。
５，６が１フレームを処理するために要する時間を６フ
レーム時間に引き延ばし、メモリアクセスのスピードと
処理スピードを６分の１に減ずることが可能となる。
【００１６】したがって、処理能力が低い既存の処理装
置（ユニット）を複数用意することにより、処理能力が
高い従来装置と同様な動画像の処理をより低コストで行
なえる。
置（ユニット）を複数用意することにより、処理能力が
高い従来装置と同様な動画像の処理をより低コストで行
なえる。
【００１７】また、ユニットの台数を必要とされる処理
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
【００１８】さらに、各ユニットがパイプライン接続さ
れておらず、独立に並列動作でき、このため、処理部
（１４Ａ，１４Ｂ，Ａ４Ｃ，１４Ｄ・・・１４Ｘ）で画
像を生成して一時記憶部（１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘ）へ書込むなど、処理の内容を柔軟に
変更することも可能となる。
れておらず、独立に並列動作でき、このため、処理部
（１４Ａ，１４Ｂ，Ａ４Ｃ，１４Ｄ・・・１４Ｘ）で画
像を生成して一時記憶部（１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘ）へ書込むなど、処理の内容を柔軟に
変更することも可能となる。
【００１９】そして第２発明においては、第１発明と同
様に１フレームを６台のユニット１，２，３，４，５，
６が分担して並列的に独立処理しているが、各ユニット
１，２，３，４，５，または６の処理が完了するまで、
処理が完了していないフレーム（描画途中の乱れた画
像）の出力（表示）が調停部２２によって延期されるの
で、常に品質の良い動画像を得ることが可能となる。
様に１フレームを６台のユニット１，２，３，４，５，
６が分担して並列的に独立処理しているが、各ユニット
１，２，３，４，５，または６の処理が完了するまで、
処理が完了していないフレーム（描画途中の乱れた画
像）の出力（表示）が調停部２２によって延期されるの
で、常に品質の良い動画像を得ることが可能となる。
【００２０】
【実施例】以下、図面に基づいて本発明にかかる動画像
処理装置の好適な実施例を説明する。
処理装置の好適な実施例を説明する。
【００２１】図４には第１実施例が示されており、同図
の画像入力部１０は、カラーの映像信号（アナログのビ
デオ信号）を時系列のＲＧＢデジタル信号に変換する
（また、ビデオ信号のフレームに同期した制御信号を発
生する）。
の画像入力部１０は、カラーの映像信号（アナログのビ
デオ信号）を時系列のＲＧＢデジタル信号に変換する
（また、ビデオ信号のフレームに同期した制御信号を発
生する）。
【００２２】このため画像入力部１０は、ＮＴＳＣ信号
をＲＧＢ信号へ変換する変換器１０ａ（映像の垂直同期
信号から制御信号を生成している）と、変換器１０ａで
得られたＲＧＢ信号を時系列のデジタル信号へ変換する
変換器１０ｂと、により構成されている。
をＲＧＢ信号へ変換する変換器１０ａ（映像の垂直同期
信号から制御信号を生成している）と、変換器１０ａで
得られたＲＧＢ信号を時系列のデジタル信号へ変換する
変換器１０ｂと、により構成されている。
【００２３】また、半導体メモリ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄ・・・１２Ｘ（デュアルポートメモリで構成
されており、入出力用に２フレーム分のデータを記憶で
きる容量のものを使用している）にはデジタル信号がビ
デオ信号のフレーム単位で各々書込まれ、これら半導体
メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの
記憶内容がプロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ
・・・１４Ｘによって処理（画像処理時には半導体メモ
リ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘからデ
ータを読み出して雑音を除去してから半導体メモリ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘに書込み、画
像生成時には半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘにコンピュータグラフィックのデータ
を書込む）される。
Ｃ，１２Ｄ・・・１２Ｘ（デュアルポートメモリで構成
されており、入出力用に２フレーム分のデータを記憶で
きる容量のものを使用している）にはデジタル信号がビ
デオ信号のフレーム単位で各々書込まれ、これら半導体
メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの
記憶内容がプロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ
・・・１４Ｘによって処理（画像処理時には半導体メモ
リ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘからデ
ータを読み出して雑音を除去してから半導体メモリ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘに書込み、画
像生成時には半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘにコンピュータグラフィックのデータ
を書込む）される。
【００２４】そしてマルチプレクサ回路１６はＩＣロジ
ック回路で構成されており、変換器１０ｂのデジタル信
号をビデオ信号のフレーム単位で変換器１０ａの制御信
号に同期して半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘへ順次書込み、半導体メモリ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶内容を順次
読み出す。
ック回路で構成されており、変換器１０ｂのデジタル信
号をビデオ信号のフレーム単位で変換器１０ａの制御信
号に同期して半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘへ順次書込み、半導体メモリ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶内容を順次
読み出す。
【００２５】このマルチプレクサ部１６が読み出した半
導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２
Ｘの記憶内容は画像出力部１８の変換器１８ｂでＲＧＢ
のアナログ信号へ変換されており、その信号は同画像出
力部１８の変換器１８ａでＮＴＳＣ信号（アナログのビ
デオ信号）へ変換されてから出力される。
導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２
Ｘの記憶内容は画像出力部１８の変換器１８ｂでＲＧＢ
のアナログ信号へ変換されており、その信号は同画像出
力部１８の変換器１８ａでＮＴＳＣ信号（アナログのビ
デオ信号）へ変換されてから出力される。
【００２６】本実施例においては、画像入力部１０へ逐
次入力された映像画面が半導体メモリ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄ・・・１２Ｘへマルチプレクサ回路１６
を介して順にフレーム（画面）単位で書込まれ、これら
の処理がプロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・１４Ｘで各々開始される。
次入力された映像画面が半導体メモリ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄ・・・１２Ｘへマルチプレクサ回路１６
を介して順にフレーム（画面）単位で書込まれ、これら
の処理がプロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・１４Ｘで各々開始される。
【００２７】そして、プロセッサ１４Ａ，１４Ｂ，１４
Ｃ，１４Ｄ・・・１４Ｘの処理が完了して処理後のフレ
ームデータが半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘへ書込まれると、半導体メモリ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘから画像出力
部１８へマルチプレクサ回路１６を介して処理完了の映
像（フレームデータ）が順に送出される（以上、図４参
照）。
Ｃ，１４Ｄ・・・１４Ｘの処理が完了して処理後のフレ
ームデータが半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘへ書込まれると、半導体メモリ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘから画像出力
部１８へマルチプレクサ回路１６を介して処理完了の映
像（フレームデータ）が順に送出される（以上、図４参
照）。
【００２８】本実施例によれば、プロセッサ１４Ａ，１
４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘが１フレームを処理
するために要する時間をそれらの台数分引き延ばし、半
導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２
Ｘのアクセススピードと処理スピードをプロセッサ１４
Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘの台数分減ず
ることが可能となる。
４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘが１フレームを処理
するために要する時間をそれらの台数分引き延ばし、半
導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２
Ｘのアクセススピードと処理スピードをプロセッサ１４
Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘの台数分減ず
ることが可能となる。
【００２９】したがって、処理能力が低い既存の処理装
置（半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・
・１２Ｘ＋プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ
・・・１４Ｘ）を複数用意することにより、処理能力が
高い従来装置と同等な動画像の処理をより低コストのハ
ードウェアで行なえる。
置（半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・
・１２Ｘ＋プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ
・・・１４Ｘ）を複数用意することにより、処理能力が
高い従来装置と同等な動画像の処理をより低コストのハ
ードウェアで行なえる。
【００３０】また、処理装置の台数を必要とされる処理
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
能力に応じて調整できるので、ハードウェアの変更が容
易となる。
【００３１】さらに、各処理装置がパイプライン接続さ
れておらず、独立して並列動作でき、このため、処理内
容を柔軟に変更することも可能となる。
れておらず、独立して並列動作でき、このため、処理内
容を柔軟に変更することも可能となる。
【００３２】図５では第２実施例が示されており、同図
の切換信号生成回路２０（ＩＣロジック回路を用いたカ
ウンタ回路で構成されている）は画像入力部１０の制御
信号（垂直／水平同期信号）に応じた動作制御信号をマ
ルチプレクサ回路１６へ出力する。
の切換信号生成回路２０（ＩＣロジック回路を用いたカ
ウンタ回路で構成されている）は画像入力部１０の制御
信号（垂直／水平同期信号）に応じた動作制御信号をマ
ルチプレクサ回路１６へ出力する。
【００３３】そのマルチプレクサ回路１６はビデオ信号
の１フレームについて変換されたＲＧＢのデジタル信号
を時分割して半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘへ順次書込み、半導体メモリ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶内容を順次
読み出す。
の１フレームについて変換されたＲＧＢのデジタル信号
を時分割して半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘへ順次書込み、半導体メモリ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘの記憶内容を順次
読み出す。
【００３４】このため、１枚の画像が複数の処理装置
（半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・
１２Ｘ＋プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・１４Ｘ）に振り分けられる。
（半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・
１２Ｘ＋プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・１４Ｘ）に振り分けられる。
【００３５】したがって本実施例においても、第１実施
例と同様な効果を得ることが可能となる。
例と同様な効果を得ることが可能となる。
【００３６】図６には第３実施例が示されており、本実
施例は第１実施例に調停回路２２（ＩＣロジック回路で
構成されている）を追加した構成となっている。
施例は第１実施例に調停回路２２（ＩＣロジック回路で
構成されている）を追加した構成となっている。
【００３７】この調停回路２２にはプロセッサ１４Ａ，
１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘから処理完了の通
知信号Ａ，Ｂ，Ｃ，Ｄ・・・Ｘが供給されており、調停
回路２２は、半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘからその記憶内容を読み出すマルチプ
レクサ部１６の動作を、対応したプロセッサ１４Ａ，１
４Ｂ，１４Ｃ，１４Ｄ，１４Ｘから処理完了の通知信号
が受信されるまで、延期させる動作を行なう。
１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘから処理完了の通
知信号Ａ，Ｂ，Ｃ，Ｄ・・・Ｘが供給されており、調停
回路２２は、半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ・・・１２Ｘからその記憶内容を読み出すマルチプ
レクサ部１６の動作を、対応したプロセッサ１４Ａ，１
４Ｂ，１４Ｃ，１４Ｄ，１４Ｘから処理完了の通知信号
が受信されるまで、延期させる動作を行なう。
【００３８】本実施例によれば、プロセッサ１４Ａ，１
４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘの処理がマルチプレ
クサ回路１６の切り換えタイミングに間に合わない場
合、処理が完了していないそのフレームの出力が調停回
路２２によって延期されるので、描画が完了していない
乱れた画像が出力されることはなく、したがって、常に
品質の高い動画像を表示することが可能となる。
４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘの処理がマルチプレ
クサ回路１６の切り換えタイミングに間に合わない場
合、処理が完了していないそのフレームの出力が調停回
路２２によって延期されるので、描画が完了していない
乱れた画像が出力されることはなく、したがって、常に
品質の高い動画像を表示することが可能となる。
【００３９】図７には第４実施例が示されており、本実
施例においては、画像入力側と出力側にマルチプレクサ
回路１６−１とマルチプレクサ回路１６−２が設けられ
ている。
施例においては、画像入力側と出力側にマルチプレクサ
回路１６−１とマルチプレクサ回路１６−２が設けられ
ている。
【００４０】そして、マルチプレクサ回路１６−１とマ
ルチプレクサ回路１６−２の間には半導体メモリ１２Ａ
−１，１２Ｂ−１，１２−Ｃ，１２Ｄ−１・・・１２Ｘ
−１，プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・
・１４Ｘ，半導体メモリ１２Ａ−２，１２Ｂ−２，１２
−Ｃ，１２Ｄ−２・・・１２Ｘ−２が配置されており、
それらを介してデータがマルチプレクサ回路１６−１の
側からマルチプレクサ回路１６−２の側へ向って流れ
る。
ルチプレクサ回路１６−２の間には半導体メモリ１２Ａ
−１，１２Ｂ−１，１２−Ｃ，１２Ｄ−１・・・１２Ｘ
−１，プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・
・１４Ｘ，半導体メモリ１２Ａ−２，１２Ｂ−２，１２
−Ｃ，１２Ｄ−２・・・１２Ｘ−２が配置されており、
それらを介してデータがマルチプレクサ回路１６−１の
側からマルチプレクサ回路１６−２の側へ向って流れ
る。
【００４１】本実施例によれば、入力されたフレームを
処理しながら出力することが可能となる。
処理しながら出力することが可能となる。
【００４２】図８には第５実施例が示されており、本実
施例においては、プロセッサ１４Ａ，１４Ｂ，１４Ｃ，
１４Ｄ・・・１４Ｘに対応のＳＣＳＩインタフェース１
００Ａ，１００Ｂ，１００Ｃ，１００Ｄ・・・１００Ｘ
を介して外部記憶装置１０２Ａ，１０２Ｂ，１０２Ｃ，
１０２Ｄ・・・１０２Ｘが各々接続されている。
施例においては、プロセッサ１４Ａ，１４Ｂ，１４Ｃ，
１４Ｄ・・・１４Ｘに対応のＳＣＳＩインタフェース１
００Ａ，１００Ｂ，１００Ｃ，１００Ｄ・・・１００Ｘ
を介して外部記憶装置１０２Ａ，１０２Ｂ，１０２Ｃ，
１０２Ｄ・・・１０２Ｘが各々接続されている。
【００４３】このため本実施例によれば、プロセッサ１
４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘが対応の外
部記憶装置１０２Ａ，１０２Ｂ，１０２Ｃ，１０２Ｄ・
・・１０２Ｘから読み込んだデータをそのまま半導体メ
モリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘに書
き出す処理，プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４
Ｄ・・・１４Ｘが対応の外部記憶装置１０２Ａ，１０２
Ｂ，１０２Ｃ，１０２Ｄ・・・１０２Ｘ（または半導体
メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘ）
をアクセスして得た加工データを半導体メモリ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘに書き出す処理，
半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１
２Ｘに入力されたデータまたはプロセッサ１４Ａ，１４
Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘで得られたデータを対
応の外部記憶装置１０２Ａ，１０２Ｂ，１０２Ｃ，１０
２Ｄ・・・１０２Ｘに書き出す処理などを選択すること
が可能となる。
４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘが対応の外
部記憶装置１０２Ａ，１０２Ｂ，１０２Ｃ，１０２Ｄ・
・・１０２Ｘから読み込んだデータをそのまま半導体メ
モリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘに書
き出す処理，プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４
Ｄ・・・１４Ｘが対応の外部記憶装置１０２Ａ，１０２
Ｂ，１０２Ｃ，１０２Ｄ・・・１０２Ｘ（または半導体
メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘ）
をアクセスして得た加工データを半導体メモリ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘに書き出す処理，
半導体メモリ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１
２Ｘに入力されたデータまたはプロセッサ１４Ａ，１４
Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘで得られたデータを対
応の外部記憶装置１０２Ａ，１０２Ｂ，１０２Ｃ，１０
２Ｄ・・・１０２Ｘに書き出す処理などを選択すること
が可能となる。
【００４４】図９には第６実施例が示されており、本実
施例ではプロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・１４Ｘとホストコンピュータ１１０がループ接続さ
れている。
施例ではプロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・１４Ｘとホストコンピュータ１１０がループ接続さ
れている。
【００４５】したがって本実施例によれば、処理結果を
プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４
Ｘからホストコンピュータ１１０に転送したり、処理を
プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４
Ｘからホストコンピュータ１１０に依頼することが可能
となる。
プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４
Ｘからホストコンピュータ１１０に転送したり、処理を
プロセッサ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４
Ｘからホストコンピュータ１１０に依頼することが可能
となる。
【００４６】
【発明の効果】以上説明したように本発明によれば、複
数のプロセッサが画像処理を独立して並列的に行なうの
で、各種の機能を付加でき、処理内容及びハードウェア
を柔軟に変更でき、しかもハードウェアが高速で安価な
装置を実現することが可能となる。
数のプロセッサが画像処理を独立して並列的に行なうの
で、各種の機能を付加でき、処理内容及びハードウェア
を柔軟に変更でき、しかもハードウェアが高速で安価な
装置を実現することが可能となる。
【図１】第１発明の原理説明図である。
【図２】第２発明の原理説明図である。
【図３】第１発明と第２発明の作用説明図である。
【図４】第１実施例の構成説明図である。
【図５】第２実施例の構成説明図である。
【図６】第３実施例の構成説明図である。
【図７】第４実施例の構成説明図である。
【図８】第５実施例の構成説明図である。
【図９】第６実施例の構成説明図である。
【図１０】第１従来例の構成説明図である。
【図１１】第２従来例の構成説明図である。
１０ 画像入力部 １０ａ ＮＴＳＣ→ＲＧＢ変換器 １０ｂ Ａ／Ｄ変換器 １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・１２Ｘ・・・半導
体メモリ １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘ・・・プロ
セッサ １６ マルチプレクサ回路 １８ 画像出力部 １８ａ ＲＧＢ→ＮＴＳＣ変換器 １８ｂ Ｄ／Ａ変換器 ２０ 切換信号生成回路 ２２ 調停回路
体メモリ １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・１４Ｘ・・・プロ
セッサ １６ マルチプレクサ回路 １８ 画像出力部 １８ａ ＲＧＢ→ＮＴＳＣ変換器 １８ｂ Ｄ／Ａ変換器 ２０ 切換信号生成回路 ２２ 調停回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−40688（ＪＰ，Ａ) 特開 昭62−216591（ＪＰ，Ａ) 特開 平２−176980（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/20 H04N 5/91 H04N 5/93
Claims (2)
- 【請求項１】 アナログのビデオ信号を時系列のデジタ
ル信号に変換し、ビデオ信号のフレームに同期した制御
信号を発生する画像入力部と、 デジタル信号がビデオ信号のフレーム単位で各々書込ま
れる複数の一時記憶部と、 一時記憶部の記憶内容を各々処理する複数の処理部と、 デジタル信号をビデオ信号のフレーム単位で制御信号に
同期して一時記憶部へ順次書込み、一時記憶部の記憶内
容を順次読み出すマルチプレクサ部と、 マルチプレクサ部が読み出した一時記憶部の記憶内容を
アナログのビデオ信号に逐次変換して出力する画像出力
部と、 を有する、ことを特徴とした動画像処理装置。 - 【請求項２】 アナログのビデオ信号を時系列のデジタ
ル信号に変換し、ビデオ信号のフレームに同期した制御
信号を発生する画像入力部と、 デジタル信号がビデオ信号のフレーム単位で各々書込ま
れる複数の一時記憶部と、 一時記憶部の記憶内容を各々処理し、処理完了の通知信
号を出力する複数の処理部と、 デジタル信号を制御信号に同期してビデオ信号のフレー
ム単位で一時記憶部へ順次書込み、一時記憶部の記憶内
容を順次読み出すマルチプレクサ部と、 マルチプレクサ部が読み出した一時記憶部の記憶内容を
アナログのビデオ信号に逐次変換して出力する画像出力
部と、 処理完了の通知信号を受信していない処理部と対応した
一時記憶部から記憶内容を読み出すマルチプレクサ部の
動作を該通知信号が受信されるまで延期させる調停部
と、 を有する、ことを特徴とした動画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118854A JP3040529B2 (ja) | 1991-05-23 | 1991-05-23 | 動画像処理装置 |
| EP19920108686 EP0514926B1 (en) | 1991-05-23 | 1992-05-22 | A moving image processor |
| DE1992628449 DE69228449T2 (de) | 1991-05-23 | 1992-05-22 | Bewegtbildsignal-Verarbeiter |
| US08/341,166 US5732164A (en) | 1991-05-23 | 1994-11-16 | Parallel video processor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118854A JP3040529B2 (ja) | 1991-05-23 | 1991-05-23 | 動画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346180A JPH04346180A (ja) | 1992-12-02 |
| JP3040529B2 true JP3040529B2 (ja) | 2000-05-15 |
Family
ID=14746786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118854A Expired - Lifetime JP3040529B2 (ja) | 1991-05-23 | 1991-05-23 | 動画像処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0514926B1 (ja) |
| JP (1) | JP3040529B2 (ja) |
| DE (1) | DE69228449T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398315A (en) * | 1992-12-30 | 1995-03-14 | North American Philips Corporation | Multi-processor video display apparatus |
| GB2299421A (en) * | 1995-03-29 | 1996-10-02 | Sony Uk Ltd | Processing real-time data streams |
| TWI534753B (zh) * | 2009-01-07 | 2016-05-21 | 創新科技有限公司 | 用於分段處理輸入資料之資料處理裝置、使用該裝置之系統及用於資料傳輸之方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4363104A (en) * | 1980-09-22 | 1982-12-07 | Hughes Aircraft Company | Imaging system having multiple image copying and hierarchical busing |
| US4589066A (en) * | 1984-05-31 | 1986-05-13 | General Electric Company | Fault tolerant, frame synchronization for multiple processor systems |
| JPS61255475A (ja) * | 1985-04-30 | 1986-11-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | カラ−・グラフイツク・プロセツサ |
| EP0257061A1 (en) * | 1986-02-10 | 1988-03-02 | EASTMAN KODAK COMPANY (a New Jersey corporation) | Multi-processor apparatus |
| JPS6340971A (ja) * | 1986-08-06 | 1988-02-22 | Yokogawa Electric Corp | マルチプロセツサ画像処理装置 |
| JPH01296462A (ja) * | 1988-05-25 | 1989-11-29 | Toshiba Corp | ディスク情報記録方法 |
-
1991
- 1991-05-23 JP JP3118854A patent/JP3040529B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-22 EP EP19920108686 patent/EP0514926B1/en not_active Expired - Lifetime
- 1992-05-22 DE DE1992628449 patent/DE69228449T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69228449T2 (de) | 1999-07-15 |
| EP0514926A2 (en) | 1992-11-25 |
| DE69228449D1 (de) | 1999-04-01 |
| EP0514926A3 (ja) | 1994-03-30 |
| JPH04346180A (ja) | 1992-12-02 |
| EP0514926B1 (en) | 1999-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000222 |