JPH02158884A - 画像メモリ装置とマルチプロセッサ画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画素データの並列化による実時間映像入力可
能な画像メモリに対する非同期画素データの高速書込み
を有する画像メモリ装置、さらにマルチプロセッサによ
って生成される画素データを画像メモリに高速書込みを
可能にしたマルチプロセッサ画像処理装置に関するもの
である。

従来の技術 近年、ＣＡＤ／ＣＡＭ等においてコンピュータ・グラフ
ィックスの発展が目ざましく、演算速度もかなシ高速化
されているが、演算結果である画素データの画像メモリ
への書込み速度が問題視されている。また、映像信号を
実時間で入力し、しかも描画可能な画像メモリ装置も求
められている。

さらに、描画速度の向上のために、マルチプロセッサ化
する傾向があシ、複数のプロセッサからの画像メモリへ
の高速アクセス技術が重要視されている。

以下図面を参照しながら、実時間で映像信号を取シ込み
可能で、しかも、非同期なランダムアクセスによる画素
データ書込み可能な従来の画像メモリ装置及び、マルチ
プロセッサ画像処理装置の一例について説明する。

第３図は、従来の画像メモリ装置の構成図、第４図はそ
の動作タイミングを示すタイミングチャート図、第６図
は、従来のマルチプロセッサ画像処理装置の構成図、第
６図は、その動作シーケンスを示すフローチャート図で
ある。

第３図において、３１は入力映像信号から同期分離され
た映像同期信号を入力とし、この画像メモリ装置の同期
クロックを発生する同期制御器、３２は映像信号をビデ
オレートで蓄え、しかも出力可能な画像メモリ、３３は
映像信号を画像メモリ３２に蓄えるためのアドレスを発
生する映像入力アドレス発生器、３４は画像メモリ３２
にＣＰＵなどからランダムアクセスする際に非同期アド
レスを入力し、画像メモリ３２の書込みアドレスを発生
する非同期アドレス同期化器、３６は映像入力アドレス
発生器３３．非同期アドレス同期化器３４のアドレスを
同期制御器３１の制御のもとに切替えるアドレスセレク
タ、３６は非同期画素データを画像メモリ３２の特定ア
ドレスに書込み可能にするデータ分配器、３７は映像入
力データと、非同期画素データを切替え、画像メモリ３
２に供給するデータセレクタである。

以上のように構成された画像メモリ装置について、以下
その動作について説明する。

画像メモリ３２は、８画素単位で映像信号を入出力可能
とする。映像同期信号を入力とする同期制御器３１は、
第４図の入出力切替信号、入力切替信号、書込み制御信
号等を発生する。映像入力の場合は、映像同期信号に同
期して映像入力アドレス発生器３３は８画素単位で連続
した書込みアドレスを発生し、アドレスセレクタ３６に
よって表示アドレスと切替えられる。このとき、映像入
力データは、８画素単位で入力され、同期制御器３１の
制御のもとにデータセレクタ３７が常に映像入力データ
を画像メモリ３２の入力となるようにスイッチされてい
る。また、同期制御器３１は書込み制御信号を書込みの
タイミングスロットで周期的に８画素同時に書込む信号
を発生し、画像メモリ３２に供給される。

非同期入力の場合は、同期制御器３１の入力切替信号に
よシデータセレクタ３７は常に非同期画素データが画像
メモリ３２に供給され、また、アドレスセレクタ３６は
、入出力切替信号と入力切替信号によシ非同期アドレス
同期化器３４からの入力アドレスと、表示アドレスが交
互に画像メモリ３２に供給される。また、データ分配器
３６は１画素単位でちる非同期画素データを８画素とも
同一データに拡張する。非同期アドレスは画像メモリ３
２の１画素を指定するため、８画素中のどの１画素であ
るかを同期制御器３１に示す。非同期データが有効にな
シ、入出力切替信号が書込みタイミングスロットの時点
で１画素のみ画像メモリ３２に書込まれる。

また、上記画像メモリを用いた従来のマルチプロセッサ
画像処理装置を第６図に示す。第６図において５１．５
２は画像データを算出するプロセッサ、６３は５１．５
２で算出された画素テ°−タが書込まれる画像メモリで
ある。以下、図面を参照して動作を説明する。

５１．５２のＮ個のプロセッサは、６３の画像メモリに
画素データを書込む際、まず、画像メモリ６３に供給さ
れるアドレス信号、及びデータ信号が、他のプロセッサ
が占有しているか否かチェツクする必要がある。プロセ
ッサがバス要求を出すと、他のプロセッサがバス占有し
ている場合、バスが解放されるまで待つ。バスが解放さ
れると画素データとそれに対応するアドレスを出力し、
画像メモリ６３は、内部で同期をと９書込みタイミング
スロットで１画素入力する。自込みが１回終了し、他の
プロセッサからバス要求があるとバスを解放する。

発明が解決しようとする課題 しかしながら上記のような構成では、非同期データが連
続アドレスで高速に生成される場合でも、１画素単位で
しか書込みが出来ず低速になる。また、映像入力の場合
のアドレス発生とは独立に非同期入力アドレス発生を行
なう必要があシバ−ドウエア規模が大きいという問題点
を有していた。

また、非同期データを発生するプロセッサが複数存在す
る場合には、さらに上記問題点が顕著となる。しかも、
アドレスバスと、データバスを共に持つため信号線数が
増大するという問題があった。

本発明は、上記問題点に鑑みてなされたものでその目的
は、連続アドレスの一定領域の非同期データを、少量の
アドレス情報で、小さなハードウェア規模で高速に画像
メモリに書込み可能な画像メモリ装置、及び非同期デー
タがマルチプロセッサ構成で発生される場合でも信号線
を減少させ高速に書込み可能なマルチプロセッサ画像処
理装置を提供するものである。

課題を解決するための手段 上記問題点を解決するために本発明の画像メモリ装置は
、映像信号をｍ画素単位で実時間で書込み可能な画像メ
モリと、映像信号入力の際はｍ画素単位の連続書込みア
ドレスを同期的に発生し、非同期入力の際は、画像メモ
リ上の書込み領域を示すアドレス情報によυ、ｍ画素有
効になった時非同期的にアドレス発生を行なうアドレス
制御器と、映像信号入力の際は、ｍ画素単位の連続画像
データを画像メモリに供給し、非同期入力の際はｍ画素
針蓄え、画像メモ’ＪＫ供給するデータ変換器を備えた
ものである。

また、本発明のマルチプロセッサ画像処理装置は、バス
権を獲得した際、以下に続く画素データの書込み領域を
示すアドレス情報と、その領域内の画素データを連続し
てブロック出力する複数のプロセッサと、ｍ画素ずつ蓄
え、アドレス情報からｍ画素単位のアドレスと、ｍ画素
同時に出力する書込み制御器と、ｍ画素単位に連続書込
み可能な画像メモリとを備えたものである。

作　　用 本発明は上記した画像メモリ装置の構成によって、非同
期入力である画素データを並列に出力可能にし、画像メ
モリ内の連続領域に非同期データを書込むために、少量
のアドレス情報から連続してその領域のアドレスを発生
させることが可能となり、映像入力のためのアドレス発
生を利用できる。

また、上記したマルチプロセッサ画像処理装置の構成に
よって、高速に出力される非同期データが画像メモリ内
の連続領域であシ、ブロック転送であるために少量のア
ドレス情報しか必要でなくなり、アドレスバスとデータ
バスを独立に持たなくてよくなる。

実施例 以下本発明の実施例について図面を参照しながら説明す
る。

第１図は本発明の実施例における画像メモリ装置の構成
図を示すものである。１１は映像信号、及び非同期デー
タをｍ画素（ｍ＝８とする）単位で入力可能な画像メモ
リ、１２は映像同期信号に同期して画像メモリ１１アク
セスの制御系をつかさどる同期制御器、１３はアドレス
制御器、１３１には映像入力の場合は連続的に書込みア
ドレスを発生し、非同期入力の際はアドレス情報のスタ
ートアドレスをロードし、８画素分入力される毎にカウ
ントアツプするアドレスカウンタ、１３ｂは非同期入力
の際にアドレス情報のアドレス領域長をロードし、８画
素分入力される毎にカウントダウンするアドレス領域長
カウンタ、１３０はｍ画素介入力されたか否かも検出す
る８画素検出器、１４は映像入力の際は８画素ずつ連続
的に入力されるデータを画像メモリ１１に供給し、９画
素（ｐ＝２とする）単位で入力される非同期入力の際は
、４回（ｊ＝４）分蓄えて画像メモリ１１に供給するデ
ータ変換器である。

以上のｒうに構成された画像メモリ装置について、第１
図を用いてその動作を説明する。

映像同期信号に同期して、前記従来例と同様に同期制御
器１２は画像メモリ１１を制御する入出力切替信号等の
制御信号を発生する。映像入力の際は、アドレスカウン
タ１３ａは同期制御器１２からの同期クロックに同期し
て８画素単位の書込みアドレスを連続発生し、データ変
換器１４は８画素単位で入力される映像信号を画像メモ
リ１１に供給する。２画素単位の非同期入力の際は、ア
ドレスカウンタ１３ａにマス、画像メモリ１１上の８画
素単位で変化するアドレスの書込みアドレスのスタート
アドレスをロードし、また、ソのスタートアドレスから
連続して書込まれるべきアドレスの長さであるアドレス
領域長が１３ｂにロードされる。例えば、 スタートアドレス＝１ｏＯ アドレス領域長　；　　５ とすると、画像メモリ１１には、１００〜１０４のアド
レスが供給されることになる。このとき、非同期入力デ
ータは２画素単位なので、ｍ画素検出器１３ａは、４回
データ入力されたか否かを検出し、４回の入力があった
時点でアドレスカウンタ１３ａはカウントアツプが可能
な状態になシ、アドレス領域長カウンタ１３ｂはカウン
トダウンが可能な状態になる。同期制御器１２はｍ画素
検出器１３ａからの制御のもと書込み制御信号によシ画
像メモリ１１に非同期入力データを書込む。

書込み終了した時点でアドレスカウンタ１３ａはカウン
トアツプし、アドレス領域長カウンタ１３ｂはカウンタ
ダウンする。このとき、データ変換器１４は非同期入力
である２画素ずつ８画素分蓄えておシ、８画素間時に画
像メモリ１１に供給する。

次の８画素が蓄えられるまで、つまり、ｍ画素検出器１
３ｏが８画素検出するまで、同期制御器１２は書込みス
ロットであっても画像メモリ１１に書込み制御信号を供
給し、ない。そして、アドレス領域長カウンタ１３ｂが
値０になシ、アドレスカウンタ１３ａが値１０５になっ
た時点で、つまシ４０画素分書込みが終了した時点で、
アドレスカウンタ１３ａ、アドレス領域長カウンタ１３
ｂは再度アドレス情報の入力を待つ。

以上のように本実施例によれば、映像信号をｍ画素単位
で実時間に入力可能な画像メモリと、映像信号に同期し
た同期クロックを発生する同期制御器と、映像入力の際
は同期クロックに同期したｍ画素単位の書込みアドレス
を連続して発生し、非同期入力の際は、画像メモリ上や
書込み領域を示すアドレス情報により、ｍ画素分入力さ
れた時のみ連続な書込みアドレスを供給するアドレス制
御器と、映像入力の際は、ｍ画素ずつ連続して入力され
る画像データを、非同期入力の際はｍ画素分蓄えた時点
で画像データを画像メモリに供給するデータ変換器を設
けることにより、少量のアドレス情報でもって高速に、
しかも、映像入力の際のアドレス発生と、非同期入力の
アドレス発生を共有化することによシバ−ドウエア規模
を小さくすることが出来る。

第２図は本発明の実施例におけるマルチプロセッサ画像
処理装置である。２１．２２は画素データを出力するプ
ロセッサ、２３は画素データと、アドレス情報を入力と
し、アドレスとデータを供給する書込み制御器、２４は
画像メモリである。

以上のように構成されたマルチプロセッサ画像処理装置
について図面を用いて動作を説明する。

プロセッサ２１が画素データを画像メモリ２４に書込む
際、まず他のプロセッサがバスを占有しているか否か確
認する。他のプロセッサがバスを占有している場合、バ
ス解放を待つ。もし占有していない場合、バス権を獲得
し、まず、アドレス情報（スタートアドレスとアドレス
領域長）を出力する。書込み制御器２３はアドレス情報
であることを認識すると、スタートアドレスとアドレス
領域長を内部に設定する。プロセッサ２１はアドレス領
域長で示される画素データを連続して出力する。今、ス
タートアドレス、アドレス領域長が前記のように、スタ
ートアドレス＝１００．アドレス領域長＝５であり、ｐ
＝２．ｍ＝８とすると、２０回つまり４ｏ画素連続して
出力する。書込み制御器２３は、２画素ずつ４［Ｊつま
シ８画素入力した時点で画像メモリ２４にスタートアド
レスの位置に８画素同時に書込む。この動作を８画素入
力される毎に行ない４００画素画像メモリ２４に口込む
。プロセッサ２１は４ｏ画素出力した時点で、他プロセ
ツサ２２からバス要求があるとバスを解放する。

以上のように本実施例によれば、書込み領域を示すアド
レス情報とそれに続く画素データを領域分だけブロック
転送し、その期間はバス解放をしない複数のプロセッサ
と、アドレス情報により、自動的にアドレス発生をｍ画
素分入力する毎に発生する書込み制御器と１ｍ画素単位
で書込み可能な画像メモリを備えることにより、アドレ
スとデータの異なるバスを設けることなく領域分を高速
に画像メモリに書込むことが出来る。

発明の効果 以上のように本発明は、ｍ画素単位で実時間で書込み可
能な画像メモリに、映像入力の際はｍ画素単位で入力さ
れる画像データを連続的に出力し、ｐ画素単位で入力さ
れる非同期入力の際はｍ画素分蓄えて出力して画像メモ
リに供給するデータ変換器と、映像入力の際は、ｍ画素
単位で入力可能なアドレス発生を連続して周期的に出力
し、非同期入力の際は１画像メモリの連続した領域を示
すアドレス情報を入力して８画素入力される毎にアドレ
スを画像メモリに供給するアドレス制御器とを備えるこ
とにより、非同期で高速に入力される画素データを、少
量のアドレス情報で、しかも、映像入力の際のアドレス
発生機構を利用して高速に画像メモリに書込み可能であ
る。

また、書込み領域を示すアドレス情報をその領域内の画
素データをブロック転送し、その転送期間はバスを解放
しない複数のプロセッサと、アドレス情報と画素データ
を入力し、ｍ画素入力毎にアドレスとｍ画素並列に画像
メモリに供給する書込み制御器と１ｍｍ画素列に入力可
能な画像メモリとを備えることにより、アドレスバスと
データバスを独立に持つことなく高速に画像メモリに口
込むことが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例における画像メモリ装置の構成
図、第２図は本発明の実施例におけるマルチプロセッサ
画像処理装置の構成図、第３図は従来の画像メモリ装置
の構成図、第４図は従来の画像メモリ装置の動作タイミ
ングチャート図、第５図は従来のマルチプロセッサ画像
処理装置の構成図、第６図はそのフローチャート図であ
る。 １１．２４，３２．５３・・・・・・画像メモリ、１２
゜３１・・・・・・同期制御器、１３・・・・・・アド
レス制御器、１４・・・・・・データ変換器、２１．２
２，５１．５２・・・・・・プロセッサ、２３・・・・
・・書込み制御器。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名区 第 図 第 Ｑフ 図 件さ

Claims (2)

【特許請求の範囲】
1. （１）映像信号をｍ画素単位で実時間に書込み可能な画
   像メモリと、前記映像信号に同期して、前記画像メモリ
   の書込み制御信号と、同期クロックを発生する同期制御
   器と、前記映像信号入力の際は、前記同期制御器からの
   同期クロックに同期したｍ画素単位の書込みアドレスを
   連続発生し、また、ｐ（ｍ＝ｊ×ｐ：ｊは自然数）画素
   単位の非同期入力で、ｌ（ｌ＝ｋ×ｍ：ｋは自然数）画
   素連続な画像データを書込む際は、前記画像メモリ上の
   書込み領域を示すアドレス情報によりｍ画素分有効にな
   った時のみ前記同期クロックに同期して連続な書込みア
   ドレスをｋ回出力し、しかも前記書込み制御信号をも制
   御するアドレス制御器と、前記映像信号入力の際は、ｍ
   画素単位で連続して入力される画像データを前記画像メ
   モリに供給し、ｐ画素単位の非同期入力の際は、ｍ画素
   分蓄えた時前記画像メモリにｍ画並列に供給するデータ
   変換器とを備えたことを特徴とする画像メモリ装置。
2. （２）バス権を獲得したとき、以下に続く画素データの
   書込み領域を示すアドレス情報と、前記アドレス情報に
   従いｐ個の画素単位で画像データをブロック転送してバ
   スを解放する複数のプロセッサと、前記ｐ画素単位の画
   像データをｍ画素蓄え、前記アドレス情報からｍ画素単
   位のアドレスと画像データを出力する書込み制御器と、
   前記ｍ画素単位で連続的に書込み可能な画像メモリとを
   備えたことを特徴とするマルチプロセッサ画像処理装置
   。