JPS61196286A - 表示情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する分野） 本発明は、情報処理装置、特に文字や図形を表示するた
めの処理機能をもつ表示情報装置に関する。

（従来技術） 従来の表示情報処理装置は、プログラムに基いて表示デ
ータを作成したり変更したりする中央処理装置（以下、
ＣＰＵという）、文字や図形を表示するための表示装置
、表示データを格納するデータメモリ（ビデオＲＡＭ）
、このデータメモリをアクセスする表示アドレスを発生
する表示アドレスカウンタ、および表示装置へ表示デー
タ一定期間毎に供給することを指示するタイミング信号
を発生するタイミング発生回路とを含んでいる。

以上の構成を第２図のブロック図に示す。第２図に示す
表示情報処理装置はＣＰＵ　１、表示装置１８、ビデオ
ＲＡＭ（データメモリ）３、バス切替制御回路４、表示
アドレスカウンタ５、タイミング発生回路７、およびキ
ャラクタ−ジェネレータ９を含み、夫々バスで接続され
制御信号で動作が制御されるようになっている。

この装置は以下の如く動作する。ＣＰＵ１とビデオＲＡ
Ｍ３とは、第１のアドレスバス１１および第１のデータ
バス１２で接続されるようになっている。ビデオｌ（、
ＡＭ３Ｆｉ、通常はバス切替え回路２によって第１のア
ドレスバスおよび第１のデータバスとは切り離されてお
り、ＣＰＵＩがビデオＨ，ＡＭ３をアクセスするときの
みこれら第１のアドレスバスと第１のデータバスとに接
続されるようになっている。この制御はバス切替制御回
路４からバス切替回路２に送られる切替制御信号によっ
て竹なわれる。バス切替回路２は、第１のアドレスバス
１１および第１のデータバス１２と、表示アドレスカウ
ンタ５に接続されている第２アドレスバス１３およびキ
ャラクタジェネレータ９に接続されている第２のデータ
バス１４とをバス切替制御回路４からの切替制御信号２
０に基いて切り替えるために設けられている。通常は、
ビデオＲＡＭ３は第２のアドレスバス１３および第２の
データバス１４に接続されており、表示データの読み出
し状態にセットされている。なお、バス切替回路２の中
の破線はバス切替制御回ｗｒ４からの切替制御信号２０
により、アドレスバスおよびデータバスの２組の切替え
が連動して動作することを意味する。

ビデオ几ＡＭ３が第１のアドレスバス１１および第１の
データバス１２と切り離されている状態では、表示アド
レスカウンタ５からビデオＲ，ＡＭ３に表示アドレスが
供給され、それによってビデオ几ＡＭ３から読み出され
た表示データはキャラクタジェネレータ９に送られる。

それによってキャラクタジェネレータ９からキャラクタ
パターンが読み出され、表示装置１８に送られる。

ここで、タイミング発生口ｔＮ１７はバス切替制御回路
４およびキャラクタジェネレータ９に対してタイミング
信号を送り１表示データが正しいタイミングで表示装置
（ＣＲＴ）１８に送出されるように各回路のタイミング
を制御するとともに、表示装置１８に対して同期信号１
６を出力する。

このように従来の表示情報処理装置はビデオＲＡＭを使
って表示処理を行なっていた。

（解決すべき問題点） しかしながら、従来の表示情報処理装置は前述したよう
にＣＰＵＩとビデオｌ−ＬＡＭ３との間でのデータ転送
と、ビデオＲＡＭ３と表示装置１８との間でのデータ転
送とは別々のバス（１１，１２と１３．１４）を用いて
行なわれているため、ＣＰｔＪｌからビデオ几ＡＭ３に
データを書込む時、表示装置１８へのデータの読出【７
タイミングが乱れ、表示画面にノイズに似たちらつきが
生じる欠点があった。従って、この欠点をなくすために
、ＣＰＵからビデオＲＡＭ３へのデータの誉込みは表示
無効期間（すなわちブランキング期間）のみに行なうよ
うにタイミング制御されていた。勿論、表示データが表
示装置へ送られている期間、ＣＰ［Ｊ　１がビテｉ　ａ
　Ａ　Ｍ　３　’（アク→ニスすることは禁止されてい
た。従って、ＣＰＵはわずかなブランキング期間内で表
示データを書込んだり、あるいは表示変更のためのデー
タの読み出しを行なわれなければならなかった。しかし
、表示データ数が増えるに従ってＣＰＵがビデオ１１．
ＡＭ’ｉアクセスする回数および時間が増大し、上記の
ように制限された時間内ではｑ、ｉ’Ｕがその処理を実
行できないという不都合が生じていた。とくに、キャラ
クタジェネレータを使わずにビデオＲＡＭに表示すべき
データをそのまま書込んで、これを表示するいわゆるグ
ラフィック表示の如きビットマツプ方式の場合にはビデ
オＲＡＭに必要な容量は増加する一方、ＣＰＵＩがビデ
オ几ＡＭ３を読み書きできる時間は増加できないためＫ
、ビデオＲＡＭの容量の増加が制限されていたのが現状
である。　一方、高速メモリをビデオＲＡＭとして使っ
て、ＣＰＵが取り扱うことのできるデータ量を増加でき
るようにしたり、あるいはビデオ几ＡＭ３からアドレス
当り読み出されるデータのビット数を増加させることに
より、表示用の読出サイクルと次の読出しサイクルとの
間にＣＰＵがビデオＲＡＭに対してアクセス可能な時間
をつくることも考えられるが、いずれも大幅なコストア
ップを招き得策ではない。

（問題点を解決するだめの手段） 本発明はビデオＲＡＭから読み出された表示用データを
−Ｈキューメモリに格納するようになし、このキー−メ
モリの中に表示データが入っている場合には、ＣＰＵは
任意のタイミングでビデオＲＡＭをアクセスできるよう
にしたことを特徴とする。キー−メモリはその格納状態
をモニタすることによって、格納されているデータが少
ない場合あるいは空の場合にはビデオＲＡＭから新たな
表示データを読み出してその中に格納するように管理さ
れる。かくして、ＣＰＵとビデオ几ＡＭとのデータ転送
期間を長くシ、大量データの取り扱いを可能とすること
ができる。また、高速孔ＡＭを使用しなくてもよいので
、低コストの装置を提供することができる。

（実施例） 第１図は本発明の一実施例のブロック図である。

中央処理装置（ＣＰＵ）ｔ、バス切替回路２．ビデオＲ
ＡＭ３、バス切替制御回路４、表示アドレスカウンタ５
、タイミング発生回路７、キャラクタ−ジェネレータ９
、ＣＰＵ停止要求償号１０、第１のアドレスバス１１、
第１のデータバス１２゜第２のアドレスバス１３、第２
のデータバス１４、表示データ１５、同期信号１６、表
示装置１８は第２図の従来のものと同じでよい。この実
施例では、新たに先入先出（Ｆ　Ｉ　Ｆ　Ｏあるいはキ
ュー）回路６、待ち行列管理回路８、および特殊命令デ
コーダ１９が設けられている。

次に、第１図に示す表示情報処理装置の動作を説明する
。従来と同様にＣＰＵ１はビデオＲＡＭ３に対して第１
のアドレスバス１１と第１のデータバス１２とを使用し
てデータの読み出しや書き込みを行なう。しかし、ビデ
オ几ＡＭ３は通常はバス切替回路２によってこれら第１
のアドレスバスおよびデータバスからは切り離されてお
り、ＣＰＵがアクセスするときに接続されるようになっ
ている。バス切替回路２はかかる切り替え処理を切替制
御回路４からの切替制御信号２０に基いて実行する。第
１図においても、第２図と同様バス切替回路２の中の破
線はバス切替制御回路４からの切替制御信号２０により
アドレスバスとデータバスとが連動して切替えられるこ
とを意味する。

ビデオｆＬＡＭ３が第１のアドレスバス１１およおよび
第１のデータバス１２と切り離されている状態では、表
示アドレスカウンタ５がビデオ几ＡＭ３に対して第２の
アドレスバス１３を通して表示アドレスを供給し、それ
によってビデオＲＡＭ３から読み出された表示データは
第２のデータバス１４を通して先入先出回路６に入力さ
れる。この先入先出回路６は複数のデータを入力された
順に格納し、かつその順に出力する機能を持っており、
その出力はキャラクタジェネレータ９に送られる。タイ
ミング発生回路７は先入先出回路６およびキャラクタジ
ェネレータ９に対してタイミング信号を送り表示データ
が正しいタイミングで表示装置（ＣＲＴ）１８に送出さ
れるようにタイミング制御するとともに、表示装置１８
に対して同期信号１６を送る。待ち行列管理回路８は先
入先出回路６の中の格納される表示データの数を待ち行
列数信号１７をモニタすることによって管理する。先入
先出回路６に格納されている表示データ数が少い場合に
は、表示アドレスカウンタ５に対して信号２１を送り、
ビデオＲＡＭ３からデータを読み出し、先入先出回路６
が一杯になるように制御する。今、先入先出回路６に新
たにデータを入力する指示を行なう目安となる待ち行列
数を第一の数値とする。

一方、待ち行列管理回路８は先入先出回路６内の表示デ
ータが空のときにはバス切替制御回路４、に対して切替
え禁止信号２２を送り、ＣＰＵ１がビデオ几ＡＭ３に対
してアクセス要求を行なった場合、停止指示信号１０に
よってＣＰＵを停止させる動作を行なう。

命令解読回路１９は第１のデータバス１２に接続されて
おり、ＣＰＵ１が実行する命令を遂次モニタしている。

ビデオ几ＡＭ３に対するアクセスの可能性のある命令を
ＣＰＴＪが実行した場合は、待ち行列管理回路８に対し
てビデオＲＡＭ専有要求償号２３を送る。この信号２３
により待ち行列管理回路８はＣＰＵ１がビデオ几ＡＭ３
アクセスするタイミングと、ビデオ几ＡＭ３がＣＰＵに
占有されている時間に、先入先出回路６の中の表示デー
タがなくなる可能性とを調べる。表示データがなくなら
ないと判断されると、待ち行列数が前記第一の数値以下
であって本、前記表示読出制御信号２１は発生しない。

この時の待ち行列数を第二の数値とする。ＣＰＵ１がビ
デオ几ＡＭ３に対してアクセスするタイミングでバス切
替制御回路４がＣＰＵＩの状態を真ぺる。この結果、ビ
デオ几ＡＭ３のアクセスが可能であればバス切替制御回
路４はバス切替回路２に対して切替制御信号を送りＣＰ
ＵＩとビデオＲ，ＡＭ３とを第１のバス１１゜１２で接
続する。ＣＰＵＩのアクセスが終了した後は、前記読出
し制御信号２１を発生可能な状態にする。

なお前記ビデオＲＡＭ要求信号が発生しても、所定のタ
イミングでＣＰ　Ｕ　１がビデオ几ＡＭ３をアクセスし
なかった場合には、待ち行列管理回路８は待ち行列数を
モニタして前記読出し制御信号が発生可能な状態に復帰
する。

また待ち行列管理回路８に対し前記ビデオＲＡＭ占有賛
求信号２３が発生している状態において、先入先出回路
６の中の表示データの数がなくなった場合には、先入先
出回路６が空の時と同様にバス切替制御回路４に対して
切替え禁止信号２１を送ｆｉ、ＣＰＵＩがビデオ几ＡＭ
３をアクセスすることを禁止する。そして続出制御信号
２０を発生して、先入先出回路６が一杯になる様に制御
する。

なお、上述の実施例で説明した先入先出回路６としては
、ＦＩＦＯ型のメモリやシフトレジスタ等、キュー機能
を有するものであればよい。

さらに、ビデオＲＡＭとしてＣＰＵの主記憶中の一部を
用いてもよいし、また独立のメモリを用いてもよい。さ
らに文字を表示する場合に使用するものであるが、これ
をなくしてビットマツプ方式を採用してもよい。この場
合、キャラクタジェネレータ９のかわりに並列直列変換
用シフトレジスタを設ければよい。

（発明の効果） 以上説明した様Ｉｃ、ＣＰＵは先入先出回路６の中に表
示データがある場合は、表示装置ＣｆＬＴのブランキン
グ期間以外であってもビデオＲＡＭ３をアクセスできる
ので、大容量のデータの取り扱が可能である。

ただし先入先出回路６が空になった場合は従来と同じよ
うにＣＰ　Ｕ　１を待たせなければならないが、回路設
計時にＣＰＵ１の動作タイミング、先入先出回路の段数
全考慮しておけば、ＣＰＵ１の動作が停止されるのを極
力おさえることができる。

かくして、高速のビデオＲＡＭを使わなくともデータ処
理速度を従来に比べて向上させることができる。

以上のように本発明の情報処理装置は、先入先出回路と
命令解読回路を追加することにより、ビデオＲＡＭを高
速化したり、読出ビット数を増加させることなく、表示
期間でも中央処理装置からアクセスできるため、高速化
を達成できるとともに像廉化を達成できるという効果が
ある。なお。

第１のバス（１１，１２）と第２のバス（１３゜１４）
とが共通バス構成になっている装置であっても、バス使
用状態の時には時分割もしくはバス管理の下で使用さｎ
なければならないが、その場合に本本発明が十分適用で
きることは明らかである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の装置プロ、り図である。 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・バス切替回路、３・・・・・・ビデオＲＡＭ、４・・
・・・・バス切替制御回路、５°°°・・°表示アドレ
スカウンタ、６・・・・・・死人先出回路、７・・・・
・・タイミング発生回路、８・・・・・・待ち行列管理
回路、９・・・・・・キャラクタジェネレータ、１ｏ・
・・・・・ＣＰＵ停止要求信号、１１・・・・・・第１
のアドレスバス、１２・・・°°゛第１のデータバス、
１３・・・・・・第２のアドレスバス、１４・・・・・
・第２のデータバス、１５・・・・・・表示データ、１
６・・・・・・同期信号、１７・・・・・・待ち行列数
信号、１８・・・・・・表示装置（ＣＲＴ）。

Claims (1)

【特許請求の範囲】
1. 表示データを作成する中央処理部、表示部、作成された
   表示データを格納するメモリ、該メモリから表示データ
   を読み出す回路、前記メモリ読み出された表示データを
   待ち行列として格納し、書き込まれた順に前記表示デー
   タを読み出す先入先出回路、および前記待ち行列数が所
   定の値以下になると前記メモリから新たな表示データを
   読み出して前記先入先出回路にセットする管理回路とを
   有することを特徴とする表示情報処理装置。