JPS5984290A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPS5984290A JPS5984290A JP57195614A JP19561482A JPS5984290A JP S5984290 A JPS5984290 A JP S5984290A JP 57195614 A JP57195614 A JP 57195614A JP 19561482 A JP19561482 A JP 19561482A JP S5984290 A JPS5984290 A JP S5984290A
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- Japan
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- video ram
- video
- display
- data
- output
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は画像表示装置に係り、特に、ビデオＲＡＭへの
データ書き込みの際のアクセス率の同士、及び、表示画
面の乱れ防止を図った画像表示装置に関する。
データ書き込みの際のアクセス率の同士、及び、表示画
面の乱れ防止を図った画像表示装置に関する。
一般に、計算機等において使用される画像表示装置は、
ＣＲＴ等の表示装置、この表示装置に表示される画像情
報を保持するビデオＦＡＭ、このビデオＲＡＭへのシス
テム側からの情報の読み書き、及び、表示装置へのデー
タの出力を制御する種々の制御装置（タイミングコント
ローラ、０ＦｔＴコントローラ等）から構成される。ビ
デオＦＩＡＭＫ保持される情報は、キャラクタ表示のも
のであれσ文字コード、グラフィク表示のものであれは
、各表示ドツトに対応したテークである。また、キャラ
クタ表示の場合には、文字コードを表示パターンに変換
するためのキャラクタジェネレータが必要と力る。
ＣＲＴ等の表示装置、この表示装置に表示される画像情
報を保持するビデオＦＡＭ、このビデオＲＡＭへのシス
テム側からの情報の読み書き、及び、表示装置へのデー
タの出力を制御する種々の制御装置（タイミングコント
ローラ、０ＦｔＴコントローラ等）から構成される。ビ
デオＦＩＡＭＫ保持される情報は、キャラクタ表示のも
のであれσ文字コード、グラフィク表示のものであれは
、各表示ドツトに対応したテークである。また、キャラ
クタ表示の場合には、文字コードを表示パターンに変換
するためのキャラクタジェネレータが必要と力る。
さて、ビデオＲＡＭに保持された情報は、画面走査に同
期して周期的に読み出される。従って、画面表示内容を
変更するために、システム側からビデオ１’ｔＡＭに情
報を書き込むとき、或いは、シヌテム側がビデオＲＡＭ
から情報を読み出すときには、システム側からのビデオ
ＲＡＭアクセスを、前記の読み出しと知ならないよう配
慮しないと、画面上にノイズを発生させる結果と力る。
期して周期的に読み出される。従って、画面表示内容を
変更するために、システム側からビデオ１’ｔＡＭに情
報を書き込むとき、或いは、シヌテム側がビデオＲＡＭ
から情報を読み出すときには、システム側からのビデオ
ＲＡＭアクセスを、前記の読み出しと知ならないよう配
慮しないと、画面上にノイズを発生させる結果と力る。
この問題を解決する手段として、表示装鵬側へ −の
データ出力のためのビデオＲＡＭアクセスとシステム側
からのビデオＲＡＭアクセスを交互に行う方法がとられ
ていた。しかし、この方法は、表示装置の解像度の向上
、表示速度の高速化からシステム側アクセスのための充
分な時間がとれなくなり、要求に答えられなくなってい
る。このため、システム（Ｉｌｉからのアクセスを画面
の非表示期間に集中させる方法が採用されている。非表
示期間とは、水平帰線期間、■・回帰線期間に対応する
期間である。この期間、システム側は自由にビデオＲＡ
Ｍをアクセスすることができる。
データ出力のためのビデオＲＡＭアクセスとシステム側
からのビデオＲＡＭアクセスを交互に行う方法がとられ
ていた。しかし、この方法は、表示装置の解像度の向上
、表示速度の高速化からシステム側アクセスのための充
分な時間がとれなくなり、要求に答えられなくなってい
る。このため、システム（Ｉｌｉからのアクセスを画面
の非表示期間に集中させる方法が採用されている。非表
示期間とは、水平帰線期間、■・回帰線期間に対応する
期間である。この期間、システム側は自由にビデオＲＡ
Ｍをアクセスすることができる。
しかし、最近の動向として、表示の高密度化によりビデ
オＲＡＭが大容量化しており、システム側から大量のデ
ータの書込みを行わなければならなくなっている。表示
期１１４１は１表示すイクルのる０係を占めているため
、残りｔｏ％の非表示期間では、システム側からのビデ
オＲＡＭアクセス要求を処理でき力い状況に陥る。この
ため、システム側が表示情報を変更する計ａ−等の処理
を亮速で行っても、実際に表示画面が変更するオでに時
間を要するととになる。
オＲＡＭが大容量化しており、システム側から大量のデ
ータの書込みを行わなければならなくなっている。表示
期１１４１は１表示すイクルのる０係を占めているため
、残りｔｏ％の非表示期間では、システム側からのビデ
オＲＡＭアクセス要求を処理でき力い状況に陥る。この
ため、システム側が表示情報を変更する計ａ−等の処理
を亮速で行っても、実際に表示画面が変更するオでに時
間を要するととになる。
そこで、本発明は画面に雑音を出すこと々く。
システム側からビデオＦＡＭへのアクセス効率を向上さ
せ、ひいてはシステム全体の処理能力を向上しうる画像
表示装置を提供することを目的とする。
せ、ひいてはシステム全体の処理能力を向上しうる画像
表示装置を提供することを目的とする。
上記目的を達成するために、本発明の画像表示装置は、
７画像分の表示データを格納し、時系列的に表示データ
を送出する第１のビデオＲＡＭと、前記第１のビデオＲ
ＡＭの画面リフレッシュ動作に合わせて前記第１のビデ
オＲＡＭから出力されるデータを逐次格納する第スのビ
デオＲＡＭと、システム側から前記第１のビデオＥＡＭ
をアクセスする場合に前記第１のビデオＦＡＭから前記
第２のビデオＲＡＭに切換えて表示データの送出を行わ
せる切換手段とをイｍえたことを特徴とするものである
。
７画像分の表示データを格納し、時系列的に表示データ
を送出する第１のビデオＲＡＭと、前記第１のビデオＲ
ＡＭの画面リフレッシュ動作に合わせて前記第１のビデ
オＲＡＭから出力されるデータを逐次格納する第スのビ
デオＲＡＭと、システム側から前記第１のビデオＥＡＭ
をアクセスする場合に前記第１のビデオＦＡＭから前記
第２のビデオＲＡＭに切換えて表示データの送出を行わ
せる切換手段とをイｍえたことを特徴とするものである
。
以下、本発明の画像表示装置を実施例により詳細に説明
する。
する。
図は、本発明の実施態様を示すブロック図である。／／
は、第７のビデオＲＡＭである。第１のビデオＲＡＭ／
／は、システム側からのアクセス装置がなければ、ＣＲ
Ｔ側へのデータ出力を行う。ｔｌはＣＦＴＩ′１１１Ｉ
へのデータ出力のため第１のビデオ只ＡＭ／／をアクセ
スを行うためのアドレス情報（リフレッシュアドレス）
を出力するＯＦＴ制御装置（ＣＢＴＯ）である。後に詳
述するが、０ＲＴＣｔｌが出カスるリフレッシュアドレ
スは信号＊３１／３を介し第２のビデオＦ！ＡＭ／４’
にも供給される。１５は、システムｆｉｌｉと第１のビ
デオＲＡＭ／／どのデータの授受に関する制御、第１の
ビデオＥＡＭ／ハ及び第２のビデオＲＡＭ／４１のデー
タ断み出し、或いは、膓き込みタイミングの制御を行う
制御回路である。
は、第７のビデオＲＡＭである。第１のビデオＲＡＭ／
／は、システム側からのアクセス装置がなければ、ＣＲ
Ｔ側へのデータ出力を行う。ｔｌはＣＦＴＩ′１１１Ｉ
へのデータ出力のため第１のビデオ只ＡＭ／／をアクセ
スを行うためのアドレス情報（リフレッシュアドレス）
を出力するＯＦＴ制御装置（ＣＢＴＯ）である。後に詳
述するが、０ＲＴＣｔｌが出カスるリフレッシュアドレ
スは信号＊３１／３を介し第２のビデオＦ！ＡＭ／４’
にも供給される。１５は、システムｆｉｌｉと第１のビ
デオＲＡＭ／／どのデータの授受に関する制御、第１の
ビデオＥＡＭ／ハ及び第２のビデオＲＡＭ／４１のデー
タ断み出し、或いは、膓き込みタイミングの制御を行う
制御回路である。
制御回路／！ｉに入力する信号線としては、基本クロッ
ク信号線ｉ１．（ＯＬＫ）がある。制御回路ｌオから出
力される信号線には次のものがある。／７はシステム側
が第１のビデオ、ＲＡＭ／／をアクセスするためのアド
レス怪報（ＯＰＵ ＡＤＤＲＥｓｓ）が送出される信
号線である。７ｇはシステム側が第１のビデオ、ＲＡＭ
／／に書き込むデータ、或いは、ｂｆみ出すデータが送
出されるＣＰＵ ＤＡＴＡ信号線である。／９は第１
のビデオＥＡＭ／／に出力されるＲＥＡＤ／ＷＲＩＴＥ
信号線である。〃は第２のビデオＦＡＭ／グに出力され
るＲＥＡ−Ｄ／ＷＲＩＴＥ偏号線である。２／は前記リ
フレッシュアドレスとＣＰＵＡＤＤＲＥＳＳ とを選
択して第１のビデオＲＡＭ／／に出力する＋レフフラン
チ回路である。ｕ、２は、セレクタラッチ回路２／に出
力される選択信号線（ＳＥＬＡ）である。コ、７は第７
のビデオＦＩＡＭ／／と第λのビデオＲＡ Ｍ ／２の
各出力を選択してＣＲＴ側に出力するセレクタラッチ回
路である。：ｌｌＩは士しククラッチ回路ユ３に出力さ
れる選択信号線（ＳＥＬＢ）である。、７５はシステム
ＩＩ１．１１のバス（ＣＰＵＢＵＳ ）であり、制御
回路１５、ＣＢＴＣｌ、２と接続されている。本実施例
において、制御回路／Ｓはレジヌク、及び、クロックの
分周回路から構成される。レジスタは、ＣＰｔ１ Ａ
ＤＲＥＳＢ用、ＣＰＵＤＡＴＡ 用に設けられシステ
ムのＴ１０ ボートに割付けられる。従って、システ
ム側はボートを指定して各レジスタにＣＰＵ ＡＤＩ
Ｍ（ＥＳＳ 、ＣＰＵＤＡＴＡ を害き込む。２乙は
、第１のビデオＥＡＭ／／の出力を第一のビデオＲＡＭ
＃に供給するデータ線である。
ク信号線ｉ１．（ＯＬＫ）がある。制御回路ｌオから出
力される信号線には次のものがある。／７はシステム側
が第１のビデオ、ＲＡＭ／／をアクセスするためのアド
レス怪報（ＯＰＵ ＡＤＤＲＥｓｓ）が送出される信
号線である。７ｇはシステム側が第１のビデオ、ＲＡＭ
／／に書き込むデータ、或いは、ｂｆみ出すデータが送
出されるＣＰＵ ＤＡＴＡ信号線である。／９は第１
のビデオＥＡＭ／／に出力されるＲＥＡＤ／ＷＲＩＴＥ
信号線である。〃は第２のビデオＦＡＭ／グに出力され
るＲＥＡ−Ｄ／ＷＲＩＴＥ偏号線である。２／は前記リ
フレッシュアドレスとＣＰＵＡＤＤＲＥＳＳ とを選
択して第１のビデオＲＡＭ／／に出力する＋レフフラン
チ回路である。ｕ、２は、セレクタラッチ回路２／に出
力される選択信号線（ＳＥＬＡ）である。コ、７は第７
のビデオＦＩＡＭ／／と第λのビデオＲＡ Ｍ ／２の
各出力を選択してＣＲＴ側に出力するセレクタラッチ回
路である。：ｌｌＩは士しククラッチ回路ユ３に出力さ
れる選択信号線（ＳＥＬＢ）である。、７５はシステム
ＩＩ１．１１のバス（ＣＰＵＢＵＳ ）であり、制御
回路１５、ＣＢＴＣｌ、２と接続されている。本実施例
において、制御回路／Ｓはレジヌク、及び、クロックの
分周回路から構成される。レジスタは、ＣＰｔ１ Ａ
ＤＲＥＳＢ用、ＣＰＵＤＡＴＡ 用に設けられシステ
ムのＴ１０ ボートに割付けられる。従って、システ
ム側はボートを指定して各レジスタにＣＰＵ ＡＤＩ
Ｍ（ＥＳＳ 、ＣＰＵＤＡＴＡ を害き込む。２乙は
、第１のビデオＥＡＭ／／の出力を第一のビデオＲＡＭ
＃に供給するデータ線である。
次に、本実施例の動作を説明する。画面表示のためのテ
ークを逆常第１のビデオＲＡＭ／／から供給される。従
ってセレクタラッチ回路２／はＣＢＴＣｌ、ｌから送出
されるリフレッシ、アドレスを第１のビデオＦ＃−Ｍｌ
／に供給する側に選択される。また、＠告線／９には、
セレクタラッチ回路２１へのリフレッシュアドレスのラ
ンチに同期してＥＥＡＤ佃号が出力される。更に、セレ
クタラッチ回路３は、ビデオＦＩＡＭ／／の出力をＣＲ
Ｔ １１！ｌに出力すべく信号５ＥＬＢにより選択され
ている。
ークを逆常第１のビデオＲＡＭ／／から供給される。従
ってセレクタラッチ回路２／はＣＢＴＣｌ、ｌから送出
されるリフレッシ、アドレスを第１のビデオＦ＃−Ｍｌ
／に供給する側に選択される。また、＠告線／９には、
セレクタラッチ回路２１へのリフレッシュアドレスのラ
ンチに同期してＥＥＡＤ佃号が出力される。更に、セレ
クタラッチ回路３は、ビデオＦＩＡＭ／／の出力をＣＲ
Ｔ １１！ｌに出力すべく信号５ＥＬＢにより選択され
ている。
さて、前記リフレッシ−アドレスは同時に第一のビデオ
ＲＡＭ／ｌＩにも供給される。このとき、リフレッシュ
アドレスの出力に同期して、信郊−線ＪにはＷＲＩＴＥ
信号が出力される。リフレッシ、アドレス、及び、ＷＲ
■ＴＥ信号が第一のビデオＦＡＭ／ｌＩに供給されるタ
イミングで、第７のビデオＰＡＭＩ／からはＣ！′ＲＴ
側へのデータがセレクタラッチ回路２３に送出されてい
る。このデータがデータ線コ乙を介して第一のビデオＲ
ＡＭ／ダに供給される。
ＲＡＭ／ｌＩにも供給される。このとき、リフレッシュ
アドレスの出力に同期して、信郊−線ＪにはＷＲＩＴＥ
信号が出力される。リフレッシ、アドレス、及び、ＷＲ
■ＴＥ信号が第一のビデオＦＡＭ／ｌＩに供給されるタ
イミングで、第７のビデオＰＡＭＩ／からはＣ！′ＲＴ
側へのデータがセレクタラッチ回路２３に送出されてい
る。このデータがデータ線コ乙を介して第一のビデオＲ
ＡＭ／ダに供給される。
この結果、第１のビデオＦＡＭ／／の内容が第一のビデ
オＦＡＭ／４’の同一アドレスにコピーされることにな
る。従って７表示すイクルこの動作を繰り返すことによ
り、第１のビデオＲＡＭ／／と第２のビデオ、ＲＡＭ／
＃の内容は同一の内容に保たれる。
オＦＡＭ／４’の同一アドレスにコピーされることにな
る。従って７表示すイクルこの動作を繰り返すことによ
り、第１のビデオＲＡＭ／／と第２のビデオ、ＲＡＭ／
＃の内容は同一の内容に保たれる。
次に、ＣＰＵ ＢＵＳ君を介し、制御回路１５にシス
テム側から表示データ書き込み要求が出される場合につ
いて述べる。この要求が出されると制御回路ｔ！ｒは５
ＥＬＢ信号を切り換え、第一のビデオＲＡ Ｍ ／４’
の出力がＣＲＴ側に出力されるようにする。同時に、信
升線ににＦＥＡＤ信号を送出せしめる。続いて、制御回
路ＡｔはＳＥＩ、Ａ信碧を切換え、ＯＰＵ ＡＤＤＲ
ＫＳＳが第１のビデオＲＡＭ／／に供給されるべく、セ
レクタラッチ回路２／を設定する。
テム側から表示データ書き込み要求が出される場合につ
いて述べる。この要求が出されると制御回路ｔ！ｒは５
ＥＬＢ信号を切り換え、第一のビデオＲＡ Ｍ ／４’
の出力がＣＲＴ側に出力されるようにする。同時に、信
升線ににＦＥＡＤ信号を送出せしめる。続いて、制御回
路ＡｔはＳＥＩ、Ａ信碧を切換え、ＯＰＵ ＡＤＤＲ
ＫＳＳが第１のビデオＲＡＭ／／に供給されるべく、セ
レクタラッチ回路２／を設定する。
更に、副部１回路１５はＣＰＵ ＤＡＴＡ及びＷＲＩ
ＴＥ信号をそれぞれ信七糾／Ｋ、信号紳／ヲを介して第
１のビデオＲＡＭに送出する。この動作により、第１の
ビデオＦＡＭ／／へのデータ書き込みが終了する。
ＴＥ信号をそれぞれ信七糾／Ｋ、信号紳／ヲを介して第
１のビデオＲＡＭに送出する。この動作により、第１の
ビデオＦＡＭ／／へのデータ書き込みが終了する。
システム側からの書き込み要求が達成されると、セレク
タラッチ回路２／、及び、２３、並びに信号線／ｑ、Ｑ
号Ｉｆ、１．２．０は始めに説明したモードに彷帰され
、ＣＲＴ ％ｌｌへのテークはビデオＲＡＭ／／から出
力される。このとき、梵き換えられた内容で表示が行わ
れることになる。
タラッチ回路２／、及び、２３、並びに信号線／ｑ、Ｑ
号Ｉｆ、１．２．０は始めに説明したモードに彷帰され
、ＣＲＴ ％ｌｌへのテークはビデオＲＡＭ／／から出
力される。このとき、梵き換えられた内容で表示が行わ
れることになる。
以上の実施例動作を要約すれは、第２のビデオＲＡＭ／
４’は、画面定査毎に第１のビデオＨＡλ４／／のデー
タがコピーされて、内容の統一が図られる。
４’は、画面定査毎に第１のビデオＨＡλ４／／のデー
タがコピーされて、内容の統一が図られる。
そして、システム側より第１のビデオＲＡ Ｍ ／／に
アク＋２がかかった場合に、第一のビデオＦＡＭ／ダが
画面表示データの送出を肩代わりするのである・ 〔発明の効果〕 本発明によれば、システム側からビデオＲＡＭをアクセ
スする際に、待機する必要がなくなり、従って、システ
ム側とＣＲＴ側のビデオＲＡＭアクセスの非同期化が可
能となるのでシステム全体の処理能力が向上する。また
、システム側からのビデオＲＡＭアクセス時に、別のビ
デオＲＡＭにより画面表示が続行されるため、画面ノイ
ズなく、表示期間中のビデオＲＡＭアクセスを行いうる
。
アク＋２がかかった場合に、第一のビデオＦＡＭ／ダが
画面表示データの送出を肩代わりするのである・ 〔発明の効果〕 本発明によれば、システム側からビデオＲＡＭをアクセ
スする際に、待機する必要がなくなり、従って、システ
ム側とＣＲＴ側のビデオＲＡＭアクセスの非同期化が可
能となるのでシステム全体の処理能力が向上する。また
、システム側からのビデオＲＡＭアクセス時に、別のビ
デオＲＡＭにより画面表示が続行されるため、画面ノイ
ズなく、表示期間中のビデオＲＡＭアクセスを行いうる
。
図は、本発明実施例を示すブロック図である。
／／ 第１のビデオＲＡＭ、／４’・・・第一のビデオ
ＲＡＭ、／！ｒ・・・制御回路、２／ 、 ；１３・・
・セレクタラッチ回路０
ＲＡＭ、／！ｒ・・・制御回路、２／ 、 ；１３・・
・セレクタラッチ回路０
Claims (1)
- 【特許請求の範囲】 １画像分の表示データを格納し、時系列的に表示データ
を送出する第１のビデオＲＡＭと、前記第１のビデオＲ
ＡＭの画面リフレッシュ動作に合わせて前記第１のビデ
オＲＡＭから出力されるデータを逐次格納する第２のビ
デオＦｋＭと、システム側から前記第１のビデオｌ’ｔ
ＡＭをアクセスする場合に、前記第１のビデオＲＡＭか
ら前記第２のビデオＲＡＭに切換えて表示データの送出
を行わせる切換手段と、 を備えたことを％徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195614A JPS5984290A (ja) | 1982-11-08 | 1982-11-08 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195614A JPS5984290A (ja) | 1982-11-08 | 1982-11-08 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984290A true JPS5984290A (ja) | 1984-05-15 |
Family
ID=16344089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195614A Pending JPS5984290A (ja) | 1982-11-08 | 1982-11-08 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324323A (ja) * | 1986-07-16 | 1988-02-01 | Toshiba Corp | 画像表示装置 |
| JPH0264597A (ja) * | 1988-08-31 | 1990-03-05 | Oki Electric Ind Co Ltd | 表示データ転送制御方式 |
-
1982
- 1982-11-08 JP JP57195614A patent/JPS5984290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324323A (ja) * | 1986-07-16 | 1988-02-01 | Toshiba Corp | 画像表示装置 |
| JPH0264597A (ja) * | 1988-08-31 | 1990-03-05 | Oki Electric Ind Co Ltd | 表示データ転送制御方式 |
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