JPH0690682B2 - マルチプロセツサシステムの障害処理方式 - Google Patents
マルチプロセツサシステムの障害処理方式Info
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- JPH0690682B2 JPH0690682B2 JP62044079A JP4407987A JPH0690682B2 JP H0690682 B2 JPH0690682 B2 JP H0690682B2 JP 62044079 A JP62044079 A JP 62044079A JP 4407987 A JP4407987 A JP 4407987A JP H0690682 B2 JPH0690682 B2 JP H0690682B2
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- memory
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- failure processing
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，マルチプロセッサシステムの情報処理装置に
関し，特にストアイン方式のキャッシュメモリを有する
メモリ制御装置の障害処理方式に関する。
関し，特にストアイン方式のキャッシュメモリを有する
メモリ制御装置の障害処理方式に関する。
ストアイン方式とは従来周知の技術であり，簡略に説明
すると，主記憶装置の内容とキャッシュメモリの内容が
通常は異っているもので，新たに主記憶装置の内容を必
要としてキャッシュメモリに空き領域がないときにキャ
ッシュメモリの内容が主記憶装置に戻されるというもの
である。従来，この種のメモリ制御装置においては，キ
ャッシュメモリがストアイン方式を採用している場合，
該メモリ制御装置に障害が発生した場合，キャッシュメ
モリの内容を主記憶装置に書き戻す手段がなかった。
すると，主記憶装置の内容とキャッシュメモリの内容が
通常は異っているもので，新たに主記憶装置の内容を必
要としてキャッシュメモリに空き領域がないときにキャ
ッシュメモリの内容が主記憶装置に戻されるというもの
である。従来，この種のメモリ制御装置においては，キ
ャッシュメモリがストアイン方式を採用している場合，
該メモリ制御装置に障害が発生した場合，キャッシュメ
モリの内容を主記憶装置に書き戻す手段がなかった。
上述した従来のメモリ制御装置は，メモリ制御装置に障
害が発生した場合にキャッシュメモリの内容を主記憶装
置に書き戻す手段がないため，メモリ制御装置のキャッ
シュメモリ部以外に障害が発生しても，つまりキャッシ
ュメモリの内容が保証されていても，その内容を主記憶
装置に戻しかつ該メモリ制御装置を切離してシステムの
動作の続行が出きず，システムが停止してしまうという
欠点があった。
害が発生した場合にキャッシュメモリの内容を主記憶装
置に書き戻す手段がないため，メモリ制御装置のキャッ
シュメモリ部以外に障害が発生しても，つまりキャッシ
ュメモリの内容が保証されていても，その内容を主記憶
装置に戻しかつ該メモリ制御装置を切離してシステムの
動作の続行が出きず，システムが停止してしまうという
欠点があった。
本発明によるマルチプロセッサシステムの障害処理方式
は，主記憶装置と複数の演算処理装置及び複数の入出力
処理装置と接続されかつストアイン方式のキャッシュメ
モリを有するメモリ制御装置と，前記各装置と診断イン
タフェースを介して接続され，前記各装置の障害発生時
の救済を行う障害処理装置とから構成される情報処理シ
ステムを２つ有し，各々前記メモリ制御装置，障害処理
装置間で接続されるマルチプロセッサシステムにおい
て，前記キャッシュメモリの内容を前記障害処理装置が
前記診断インタフェースを介して読み出し可能とするキ
ャッシュメモリ読み出し手段と，前記障害処理装置から
前記診断インタフェースを介してキャッシュメモリを書
き換え可能とするキャッシュメモリ書き込み手段と，前
記２つの障害処理装置間でデータ転送を可能とする障害
処理装置間通信手段とを有し，前記メモリ制御装置に障
害が発生した場合に前記キャッシュメモリの内容を障害
処理装置から取り出し，他系障害処理装置を経由して，
他系の前記メモリ制御装置の前記キャッシュメモリに転
送することを可能とする。
は，主記憶装置と複数の演算処理装置及び複数の入出力
処理装置と接続されかつストアイン方式のキャッシュメ
モリを有するメモリ制御装置と，前記各装置と診断イン
タフェースを介して接続され，前記各装置の障害発生時
の救済を行う障害処理装置とから構成される情報処理シ
ステムを２つ有し，各々前記メモリ制御装置，障害処理
装置間で接続されるマルチプロセッサシステムにおい
て，前記キャッシュメモリの内容を前記障害処理装置が
前記診断インタフェースを介して読み出し可能とするキ
ャッシュメモリ読み出し手段と，前記障害処理装置から
前記診断インタフェースを介してキャッシュメモリを書
き換え可能とするキャッシュメモリ書き込み手段と，前
記２つの障害処理装置間でデータ転送を可能とする障害
処理装置間通信手段とを有し，前記メモリ制御装置に障
害が発生した場合に前記キャッシュメモリの内容を障害
処理装置から取り出し，他系障害処理装置を経由して，
他系の前記メモリ制御装置の前記キャッシュメモリに転
送することを可能とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
主記憶装置（MEM）１−1,1−２は，通常はメモリ制御装
置（MCU）２−1,2−２とそれぞれ接続されるが，故障等
によりMCUの１台が使用不可能な場合には,1台のMCUに２
台のMEMを図中の１点鎖線により接続することが可能で
ある。キャッシュメモリは，キャッシュメモリアドレス
部10−1,10−２とキャッシュメモリデータ部11−1,11−
２とから構成され，演算処理装置（EPU）４−1,4−２又
は入出力処理装置（図示しない）等の主記憶アクセスの
データバッファとして使用される。障害処理装置（DG
P）３−1,3−２は，各装置の障害救済処理，障害情報収
集処理等を行う。
置（MCU）２−1,2−２とそれぞれ接続されるが，故障等
によりMCUの１台が使用不可能な場合には,1台のMCUに２
台のMEMを図中の１点鎖線により接続することが可能で
ある。キャッシュメモリは，キャッシュメモリアドレス
部10−1,10−２とキャッシュメモリデータ部11−1,11−
２とから構成され，演算処理装置（EPU）４−1,4−２又
は入出力処理装置（図示しない）等の主記憶アクセスの
データバッファとして使用される。障害処理装置（DG
P）３−1,3−２は，各装置の障害救済処理，障害情報収
集処理等を行う。
次に動作について説明する。
MEM1−1,1−２とMCU2−1,2−２は第１図の実線で示すよ
うに接続されているものとし，この状態のときEPU4−１
がMEM1−１からデータを読み出し又はMEM1−１へデータ
を書き込む場合はキャッシュメモリデータ部11−１を,M
EM1−２からデータを読み出し又はMEM1−２へデータを
書き込む場合はキャッシュメモリデータ部11−２をそれ
ぞれ使用する。このとき，読み出しでキャッシュメモリ
がヒットしなかった場合，キャッシュメモリデータ部11
−１であれば,MEM1−１からデータがある単位でキャッ
シュメモリデータ部11−１に読み込まれるが，それに先
立ち該当するキャッシュメモリデータ部11−１の内容が
MEM11−１に書き戻される。このようにして通常の動作
が行われる。従って，キャッシュメモリデータ部11−１
はMEM1−１のデータバッファとしてキャッシュメモリデ
ータ部11−２はMEM1−２のデータバッファとして使用さ
れる。
うに接続されているものとし，この状態のときEPU4−１
がMEM1−１からデータを読み出し又はMEM1−１へデータ
を書き込む場合はキャッシュメモリデータ部11−１を,M
EM1−２からデータを読み出し又はMEM1−２へデータを
書き込む場合はキャッシュメモリデータ部11−２をそれ
ぞれ使用する。このとき，読み出しでキャッシュメモリ
がヒットしなかった場合，キャッシュメモリデータ部11
−１であれば,MEM1−１からデータがある単位でキャッ
シュメモリデータ部11−１に読み込まれるが，それに先
立ち該当するキャッシュメモリデータ部11−１の内容が
MEM11−１に書き戻される。このようにして通常の動作
が行われる。従って，キャッシュメモリデータ部11−１
はMEM1−１のデータバッファとしてキャッシュメモリデ
ータ部11−２はMEM1−２のデータバッファとして使用さ
れる。
次にこの状態でMCU2−１のキャッシュメモリを除く部分
に障害が発生した場合について示す。
に障害が発生した場合について示す。
MCU2−１に障害が発生すると,DGP3−１にその旨が通知
される。DGP3−１はキャッシュメモリの内容が保証でき
ることを確認した後，システムを一次停止してキャッシ
ュメモリアドレス部10−１及びキャッシュメモリデータ
部11−１を順次読み出し,DGP3−１とDGP3−２間の通信
手段によりデータ転送を行う。DGP3−２は，データの受
信を行うと，そのデータを相対するキャッシュメモリア
ドレス部10−２及びキャッシュメモリデータ部11−２に
書き込みを行う。DGP3−２はこのキャッシュメモリの書
き込みに先立ちキャッシュメモリデータ部11−２のMEM1
−２へのスワップアウト（はき出し）を通常のスワップ
アウト回路を使用して行う。
される。DGP3−１はキャッシュメモリの内容が保証でき
ることを確認した後，システムを一次停止してキャッシ
ュメモリアドレス部10−１及びキャッシュメモリデータ
部11−１を順次読み出し,DGP3−１とDGP3−２間の通信
手段によりデータ転送を行う。DGP3−２は，データの受
信を行うと，そのデータを相対するキャッシュメモリア
ドレス部10−２及びキャッシュメモリデータ部11−２に
書き込みを行う。DGP3−２はこのキャッシュメモリの書
き込みに先立ちキャッシュメモリデータ部11−２のMEM1
−２へのスワップアウト（はき出し）を通常のスワップ
アウト回路を使用して行う。
以上のようにしてキャッシュメモリデータ部11−２の内
容はMEM1−２へ書き戻され又キャッシュメモリデータ部
11−１の内容はキャッシュメモリ11−２へ移される。そ
の後に,DGP3−２は,MEM1−１をMCU2−２へ接続替えを行
う（図中一点鎖線で示すインタフェースを有効とす
る）。これはインタフェース有効，無効フラグを切替え
ることにより論理的に行われる。以後システムの動作を
再開する。
容はMEM1−２へ書き戻され又キャッシュメモリデータ部
11−１の内容はキャッシュメモリ11−２へ移される。そ
の後に,DGP3−２は,MEM1−１をMCU2−２へ接続替えを行
う（図中一点鎖線で示すインタフェースを有効とす
る）。これはインタフェース有効，無効フラグを切替え
ることにより論理的に行われる。以後システムの動作を
再開する。
次に前述したキャッシュメモリの読み出し及び書き込み
について第２図を使用して説明する。
について第２図を使用して説明する。
キャッシュメモリの読み出し及び書き込みは，障害が発
生した状態で行うため，少量の回路により実現する必要
がある。
生した状態で行うため，少量の回路により実現する必要
がある。
第２図は一般的に図示したランダムアクセスメモリ（RA
M）の読み出し方法を示した図である。RAM20は，書き込
みアドレスレジスタ21及び書き込みデータレジスタ22及
び読み出しデータレジスタ23を備えている。尚，以上の
各レジスタは，フリップフロップ単位でチェインを構成
し,DGP3からのデータのスキャンイン，スキャンアウト
動作が可能である。今,RAM20の内容の読み出しを行おう
とする場合，書き込みアドレスレジスタ21にRAM20の所
望のアドレスが入るようにスキャンイン動作を行い，次
に読み出しデータレジスタ23にクロックを１つ発行する
ことにより，所望のデータがセットされる。この読み出
しデータレジスタ23の内容はスキャンアウト動作を行う
ことにより取り出される。
M）の読み出し方法を示した図である。RAM20は，書き込
みアドレスレジスタ21及び書き込みデータレジスタ22及
び読み出しデータレジスタ23を備えている。尚，以上の
各レジスタは，フリップフロップ単位でチェインを構成
し,DGP3からのデータのスキャンイン，スキャンアウト
動作が可能である。今,RAM20の内容の読み出しを行おう
とする場合，書き込みアドレスレジスタ21にRAM20の所
望のアドレスが入るようにスキャンイン動作を行い，次
に読み出しデータレジスタ23にクロックを１つ発行する
ことにより，所望のデータがセットされる。この読み出
しデータレジスタ23の内容はスキャンアウト動作を行う
ことにより取り出される。
以上説明したように本発明は障害の発生したMCUのキャ
ッシュメモリの内容を正常なMCUへ移送することを可能
とすることにより，主記憶装置の内容が継続的に保証で
き，システム停止となることを回避できるという効果が
ある。又，周知の技術であるプロセッサリリーフ機能と
併用することも可能である。この場合は，障害の発生し
たMCU配下のEPUで実行していたジョブのアボート（異常
終了）も回避できる。
ッシュメモリの内容を正常なMCUへ移送することを可能
とすることにより，主記憶装置の内容が継続的に保証で
き，システム停止となることを回避できるという効果が
ある。又，周知の技術であるプロセッサリリーフ機能と
併用することも可能である。この場合は，障害の発生し
たMCU配下のEPUで実行していたジョブのアボート（異常
終了）も回避できる。
第１図は本発明の一実施例の構成を示すブロック図，第
２図はキャッシュメモリの書き込み，読み出しを行うた
めの回路構成図である。 １−1,1−２……主記憶装置（MEM）,2−1,2−２……メ
モリ制御装置（MCU）,3−1,3−２……障害処理装置（DG
P）,4−1,4−２……演算処理装置（EPU）,10−1,10−２
……キャッシュメモリアドレス部,11−1,11−２……キ
ャッシュメモリデータ部。
２図はキャッシュメモリの書き込み，読み出しを行うた
めの回路構成図である。 １−1,1−２……主記憶装置（MEM）,2−1,2−２……メ
モリ制御装置（MCU）,3−1,3−２……障害処理装置（DG
P）,4−1,4−２……演算処理装置（EPU）,10−1,10−２
……キャッシュメモリアドレス部,11−1,11−２……キ
ャッシュメモリデータ部。
Claims (1)
- 【請求項１】主記憶装置と，複数の演算処理装置及び複
数の入出力処理装置と接続されかつストアイン方式のキ
ャッシュメモリを有するメモリ制御装置と，前記各装置
と診断インタフェースを介して接続され，前記各装置の
障害発生時の救済を行う障害処理装置とから構成される
情報処理システムを２つ有し，各々前記メモリ制御装
置，障害処理装置間で接続されるマルチプロセッサシス
テムにおいて，前記キャッシュメモリの内容を前記障害
処理装置が前記診断インタフェースを介して読み出し可
能とするキャッシュメモリ読み出し手段と，前記障害処
理装置から前記診断インタフェースを介してキャッシュ
メモリを書き換え可能とするキャッシュメモリ書き込み
手段と，前記２つの障害処理装置間でデータ転送を可能
とする障害処理装置間通信手段とを有し，前記メモリ制
御装置に障害が発生した場合に前記キャッシュメモリの
内容を障害処理装置から取り出し，他系障害処理装置を
経由して，他系の前記メモリ制御装置の前記キャッシュ
メモリに転送することを可能とするマルチプロセッサシ
ステムの障害処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044079A JPH0690682B2 (ja) | 1987-02-28 | 1987-02-28 | マルチプロセツサシステムの障害処理方式 |
| US07/160,757 US4920479A (en) | 1987-02-28 | 1988-02-26 | Multiprocessor system with storage control units including buffer storage units comprising an error recovery system for storage control units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044079A JPH0690682B2 (ja) | 1987-02-28 | 1987-02-28 | マルチプロセツサシステムの障害処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213048A JPS63213048A (ja) | 1988-09-05 |
| JPH0690682B2 true JPH0690682B2 (ja) | 1994-11-14 |
Family
ID=12681615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044079A Expired - Lifetime JPH0690682B2 (ja) | 1987-02-28 | 1987-02-28 | マルチプロセツサシステムの障害処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920479A (ja) |
| JP (1) | JPH0690682B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185877A (en) * | 1987-09-04 | 1993-02-09 | Digital Equipment Corporation | Protocol for transfer of DMA data |
| US5068780A (en) * | 1989-08-01 | 1991-11-26 | Digital Equipment Corporation | Method and apparatus for controlling initiation of bootstrap loading of an operating system in a computer system having first and second discrete computing zones |
| US5251227A (en) * | 1989-08-01 | 1993-10-05 | Digital Equipment Corporation | Targeted resets in a data processor including a trace memory to store transactions |
| US5163138A (en) * | 1989-08-01 | 1992-11-10 | Digital Equipment Corporation | Protocol for read write transfers via switching logic by transmitting and retransmitting an address |
| US5068851A (en) * | 1989-08-01 | 1991-11-26 | Digital Equipment Corporation | Apparatus and method for documenting faults in computing modules |
| US5153881A (en) * | 1989-08-01 | 1992-10-06 | Digital Equipment Corporation | Method of handling errors in software |
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| EP0596144A1 (en) * | 1992-10-07 | 1994-05-11 | International Business Machines Corporation | Hierarchical memory system for microcode and means for correcting errors in the microcode |
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| US6047384A (en) * | 1995-07-21 | 2000-04-04 | Siemens Aktiengesellschaft | Rapid recovery and start-up system for peripheral systems |
| US5748871A (en) * | 1995-08-11 | 1998-05-05 | Symbios Logic Inc. | Dual bus architecture for a storage device |
| JP2004302713A (ja) * | 2003-03-31 | 2004-10-28 | Hitachi Ltd | 記憶システム及びその制御方法 |
| JP2005071196A (ja) * | 2003-08-27 | 2005-03-17 | Hitachi Ltd | ディスクアレイ装置、及びその障害情報の制御方法 |
| US7549029B2 (en) * | 2005-05-06 | 2009-06-16 | International Business Machines Corporation | Methods for creating hierarchical copies |
| JP2012083992A (ja) * | 2010-10-13 | 2012-04-26 | Nec Computertechno Ltd | データ障害処理装置、及びデータ障害処理方法 |
| JP5748214B2 (ja) * | 2011-07-14 | 2015-07-15 | 日本電気通信システム株式会社 | 二重化情報処理システム |
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| JPS6053339B2 (ja) * | 1980-10-09 | 1985-11-25 | 日本電気株式会社 | 論理装置のエラ−回復方式 |
| US4371754A (en) * | 1980-11-19 | 1983-02-01 | Rockwell International Corporation | Automatic fault recovery system for a multiple processor telecommunications switching control |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| DE3215177A1 (de) * | 1982-04-23 | 1983-10-27 | Hartmann & Braun Ag, 6000 Frankfurt | Ueberwachungssystem fuer eine oder mehrere, gleichartig aufgebaute prozessstationen |
| US4466098A (en) * | 1982-06-11 | 1984-08-14 | Siemens Corporation | Cross channel circuit for an electronic system having two or more redundant computers |
| US4684885A (en) * | 1985-11-04 | 1987-08-04 | Get Communication Systems Corporation | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration |
| US4751702A (en) * | 1986-02-10 | 1988-06-14 | International Business Machines Corporation | Improving availability of a restartable staged storage data base system that uses logging facilities |
-
1987
- 1987-02-28 JP JP62044079A patent/JPH0690682B2/ja not_active Expired - Lifetime
-
1988
- 1988-02-26 US US07/160,757 patent/US4920479A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4920479A (en) | 1990-04-24 |
| JPS63213048A (ja) | 1988-09-05 |
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