JPH0652067A - マルチポートｒａｍチェック制御方法 - Google Patents
マルチポートｒａｍチェック制御方法Info
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- JPH0652067A JPH0652067A JP3255126A JP25512691A JPH0652067A JP H0652067 A JPH0652067 A JP H0652067A JP 3255126 A JP3255126 A JP 3255126A JP 25512691 A JP25512691 A JP 25512691A JP H0652067 A JPH0652067 A JP H0652067A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】本発明は、マルチポートＲＡＭのポートの機能
をチェックする制御方法に関し、簡易なハード回路を付
加することにより、１個のポートを利用してマルチポー
トＲＡＭの全ポートの動作チェックをすることを目的と
する。 【構成】一のポートにＣＰＵ４が接続された読み出し専
用の第一のＲＡＭ２と書き込み専用の第二のＲＡＭ３の
他のポートをチェックする方法である。第一のＲＡＭ２
に記憶されたデータを第一のＲＡＭ２の他のポートから
読み出し、且つ第二のＲＡＭ３に第二のＲＡＭ３の他の
ポートから該データを書き込むＲＡＭチェック制御部５
を設け、ＣＰＵ４により、第一のＲＡＭ２及び第二のＲ
ＡＭ３の一のポートからデータを読み出し、比較するこ
とにより第一のＲＡＭ２及び第二のＲＡＭ３の他のポー
トのチェックをする。
をチェックする制御方法に関し、簡易なハード回路を付
加することにより、１個のポートを利用してマルチポー
トＲＡＭの全ポートの動作チェックをすることを目的と
する。 【構成】一のポートにＣＰＵ４が接続された読み出し専
用の第一のＲＡＭ２と書き込み専用の第二のＲＡＭ３の
他のポートをチェックする方法である。第一のＲＡＭ２
に記憶されたデータを第一のＲＡＭ２の他のポートから
読み出し、且つ第二のＲＡＭ３に第二のＲＡＭ３の他の
ポートから該データを書き込むＲＡＭチェック制御部５
を設け、ＣＰＵ４により、第一のＲＡＭ２及び第二のＲ
ＡＭ３の一のポートからデータを読み出し、比較するこ
とにより第一のＲＡＭ２及び第二のＲＡＭ３の他のポー
トのチェックをする。
Description
【０００１】
【産業上の利用分野】本発明は、マルチポートＲＡＭの
ポートの機能をチェックする制御方法に関する。
ポートの機能をチェックする制御方法に関する。
【０００２】近年の装置のインテリジェント化に伴い、
装置にはＣＰＵの搭載が不可欠となっている。更に、装
置の大型化に伴い各種情報データの高速収集が必要とな
る。この結果、情報データ収集は、ハード回路で行い、
処理はＣＰＵで行うという機能分散が必要となってい
る。
装置にはＣＰＵの搭載が不可欠となっている。更に、装
置の大型化に伴い各種情報データの高速収集が必要とな
る。この結果、情報データ収集は、ハード回路で行い、
処理はＣＰＵで行うという機能分散が必要となってい
る。
【０００３】このためにハード回路、ＣＰＵ間インター
フェース用としてマルチポートのＲＡＭが使用される。
従って、マルチポートＲＡＭの各ポートの正常性が保証
されることが不可欠である。
フェース用としてマルチポートのＲＡＭが使用される。
従って、マルチポートＲＡＭの各ポートの正常性が保証
されることが不可欠である。
【０００４】
【従来の技術】図４は、従来の制御方法を用いた装置の
一例を示す。マルチポートを持つＲＡＭ（＃１）２とＲ
ＡＭ（＃２）３は、ハード処理部１とＣＰＵ４との間に
置かれる。ハード処理部１は、図示しない他のハード回
路或いはＣＰＵとの間で情報データの収集、送出を高速
に行う。
一例を示す。マルチポートを持つＲＡＭ（＃１）２とＲ
ＡＭ（＃２）３は、ハード処理部１とＣＰＵ４との間に
置かれる。ハード処理部１は、図示しない他のハード回
路或いはＣＰＵとの間で情報データの収集、送出を高速
に行う。
【０００５】ＣＰＵ４は、ハード処理部１から送られる
情報データを処理し、処理した結果をハード処理部１に
送る。ＲＡＭ（＃１）２とＲＡＭ（＃２）３は、それぞ
れ読み出し、書き込み専用のメモリであり、ハード処理
部１とＣＰＵ４との間の情報データの受渡しバッファの
機能を持つ。
情報データを処理し、処理した結果をハード処理部１に
送る。ＲＡＭ（＃１）２とＲＡＭ（＃２）３は、それぞ
れ読み出し、書き込み専用のメモリであり、ハード処理
部１とＣＰＵ４との間の情報データの受渡しバッファの
機能を持つ。
【０００６】ＣＰＵ４は、アドレスバス（ＡＢ３）を通
して、ＲＡＭ（＃１）２とＲＡＭ（＃２）３をアクセス
し、ＲＡＭ（＃１）２にデータを書き込み、ＲＡＭ（＃
２）３からデータの読み出しを行う。ハード処理部１
は、アドレスバス（ＡＢ１）及び（ＡＢ２）を通して、
ＲＡＭ（＃１）２とＲＡＭ（＃２）３をアクセスし、Ｒ
ＡＭ（＃１）２にデータを書き込み、ＲＡＭ（＃２）３
からデータの読み出しを行う。
して、ＲＡＭ（＃１）２とＲＡＭ（＃２）３をアクセス
し、ＲＡＭ（＃１）２にデータを書き込み、ＲＡＭ（＃
２）３からデータの読み出しを行う。ハード処理部１
は、アドレスバス（ＡＢ１）及び（ＡＢ２）を通して、
ＲＡＭ（＃１）２とＲＡＭ（＃２）３をアクセスし、Ｒ
ＡＭ（＃１）２にデータを書き込み、ＲＡＭ（＃２）３
からデータの読み出しを行う。
【０００７】ＲＡＭ（＃１）２とＲＡＭ（＃２）３のＣ
ＰＵ４に接続される側のポートは、ＣＰＵ４自体によっ
てその正常性をチェックすることができる。しかし、ハ
ード処理部１側に接続されるポートは、ＣＰＵ４によっ
て、チェックすることができない。
ＰＵ４に接続される側のポートは、ＣＰＵ４自体によっ
てその正常性をチェックすることができる。しかし、ハ
ード処理部１側に接続されるポートは、ＣＰＵ４によっ
て、チェックすることができない。
【０００８】
【発明が解決しようとする課題】上記の様に従来の装置
では、マルチポートＲＡＭのチェックは、ＣＰＵ４に接
続されるポートのみである。この結果、ハード処理部１
側に接続されるポートの正常性が保証されていない。
では、マルチポートＲＡＭのチェックは、ＣＰＵ４に接
続されるポートのみである。この結果、ハード処理部１
側に接続されるポートの正常性が保証されていない。
【０００９】従って、ＣＰＵ４の処理するデータが正規
の情報であることが保証されないため、処理結果がシス
テム障害にまで発展する危険性がある。本発明は、かか
る従来装置におけるマルチＲＡＭのチェック方法の問題
を解決することを目的とする。
の情報であることが保証されないため、処理結果がシス
テム障害にまで発展する危険性がある。本発明は、かか
る従来装置におけるマルチＲＡＭのチェック方法の問題
を解決することを目的とする。
【００１０】
【課題を解決するための手段】図１は、本発明の原理図
である。図１（１）は、読み出し専用ＲＡＭ（＃１）２
と書き込み専用ＲＡＭ（＃２）３を用いた第一の発明の
原理図である。図１（２）は、一つのＲＡＭ６で読み出
し、書き込みを行う第二の発明の原理図である。
である。図１（１）は、読み出し専用ＲＡＭ（＃１）２
と書き込み専用ＲＡＭ（＃２）３を用いた第一の発明の
原理図である。図１（２）は、一つのＲＡＭ６で読み出
し、書き込みを行う第二の発明の原理図である。
【００１１】図１（１）において、読み出し専用の第一
のＲＡＭ（＃１）２及び書き込み専用の第二のＲＡＭ
（＃２）３の一のポート即ち、ＣＰＵ４に接続される側
のポートは、アドレスバスＡＢ３及びデータバスＤＢ３
が接続されている。
のＲＡＭ（＃１）２及び書き込み専用の第二のＲＡＭ
（＃２）３の一のポート即ち、ＣＰＵ４に接続される側
のポートは、アドレスバスＡＢ３及びデータバスＤＢ３
が接続されている。
【００１２】第一のＲＡＭ（＃１）２の他のポート即
ち、ハード処理部１側のポートは、アドレスバスＡＢ１
１及びデータバスＤＢ１１によって、第二のＲＡＭ（＃
２）３の他のポートは、アドレスバスＡＢ２１及びデー
タバスＤＢ２１によってＲＡＭチェック制御部５に接続
されている。
ち、ハード処理部１側のポートは、アドレスバスＡＢ１
１及びデータバスＤＢ１１によって、第二のＲＡＭ（＃
２）３の他のポートは、アドレスバスＡＢ２１及びデー
タバスＤＢ２１によってＲＡＭチェック制御部５に接続
されている。
【００１３】ＲＡＭチェック制御部５は、アドレスバス
ＡＢ１０、データバスＤＢ１０、アドレスバスＡＢ２０
及びデータバスＤＢ２０によってハード処理部１に接続
されている。
ＡＢ１０、データバスＤＢ１０、アドレスバスＡＢ２０
及びデータバスＤＢ２０によってハード処理部１に接続
されている。
【００１４】このＲＡＭチェック制御部５は、第一のＲ
ＡＭ（＃１）２に記憶されたデータを前記他のポートか
ら読み出し、且つ第二のＲＡＭ（＃２）３の前記他のポ
ートから当該データを書き込む。
ＡＭ（＃１）２に記憶されたデータを前記他のポートか
ら読み出し、且つ第二のＲＡＭ（＃２）３の前記他のポ
ートから当該データを書き込む。
【００１５】次いで、ＣＰＵ４により、第一のＲＡＭ
（＃１）２及び第二のＲＡＭ（＃２）３のそれぞれの前
記一のポートから前記データを読み出し、比較し、第一
のＲＡＭ（＃１）２及び第二のＲＡＭ（＃２）３の前記
他のポートの正常性をチェックする。
（＃１）２及び第二のＲＡＭ（＃２）３のそれぞれの前
記一のポートから前記データを読み出し、比較し、第一
のＲＡＭ（＃１）２及び第二のＲＡＭ（＃２）３の前記
他のポートの正常性をチェックする。
【００１６】図１（２）において、ＲＡＭ６の一のポー
トにアドレスバスＡＢ３及びデータバスＤＢ３によって
ＣＰＵ４が接続されている。ＲＡＭ６の他のポートは、
アドレスバスＡＢ１３及びデータバスＤＢ１３によって
ＲＡＭチェック制御部５が接続されている。
トにアドレスバスＡＢ３及びデータバスＤＢ３によって
ＣＰＵ４が接続されている。ＲＡＭ６の他のポートは、
アドレスバスＡＢ１３及びデータバスＤＢ１３によって
ＲＡＭチェック制御部５が接続されている。
【００１７】ＲＡＭチェック制御部５は、アドレスバス
ＡＢ１２及びデータバスＤＢ１２によってハード処理部
１に接続されている。ＲＡＭチェック制御部５は、ＲＡ
Ｍ６に記憶されたデータを前記他のポートから読み出
し、且つ読み出したデータをＲＡＭ６に再書き込みす
る。
ＡＢ１２及びデータバスＤＢ１２によってハード処理部
１に接続されている。ＲＡＭチェック制御部５は、ＲＡ
Ｍ６に記憶されたデータを前記他のポートから読み出
し、且つ読み出したデータをＲＡＭ６に再書き込みす
る。
【００１８】次いで、ＣＰＵ４により、ＲＡＭ６の前記
一のポートからＲＡＭ６に記憶されたデータと再書き込
みされたデータを読み出し、比較しＲＡＭ６の前記他の
ポートの正常性をチェックをする。
一のポートからＲＡＭ６に記憶されたデータと再書き込
みされたデータを読み出し、比較しＲＡＭ６の前記他の
ポートの正常性をチェックをする。
【００１９】
【作用】図１（１）において、ＲＡＭ（＃１）２及びＲ
ＡＭ（＃２）３、更に図１（２）において、ＲＡＭ６の
それぞれの一のポート即ち、ＣＰＵ４に接続される側の
ポートは、ＣＰＵ４によって容易にその正常性をチェッ
クできる。
ＡＭ（＃２）３、更に図１（２）において、ＲＡＭ６の
それぞれの一のポート即ち、ＣＰＵ４に接続される側の
ポートは、ＣＰＵ４によって容易にその正常性をチェッ
クできる。
【００２０】しかし、ＲＡＭ（＃１）２、ＲＡＭ（＃
２）３及びＲＡＭ６の他のポートは、ＣＰＵ４に接続さ
れていない。従って、従来装置においてはその正常性
は、チェックできない。
２）３及びＲＡＭ６の他のポートは、ＣＰＵ４に接続さ
れていない。従って、従来装置においてはその正常性
は、チェックできない。
【００２１】本発明では、ハード処理部１とＲＡＭ（＃
１）２、ＲＡＭ（＃２）３及びＲＡＭ６との間にＲＡＭ
チェック制御部５を設けている。これにより、図１
（１）ではＲＡＭ（＃１）２に記憶されているデータを
読み出し、ＲＡＭ（＃２）３に書き込む。図１（２）で
はＲＡＭ６に記憶されているデータを読み出し、再び書
き込む。
１）２、ＲＡＭ（＃２）３及びＲＡＭ６との間にＲＡＭ
チェック制御部５を設けている。これにより、図１
（１）ではＲＡＭ（＃１）２に記憶されているデータを
読み出し、ＲＡＭ（＃２）３に書き込む。図１（２）で
はＲＡＭ６に記憶されているデータを読み出し、再び書
き込む。
【００２２】ＣＰＵ４は、これら記憶されているデータ
と書き込んだデータを一のポート側から読み出し、比較
している。この二つのデータは、本来同一のものであ
る。従って、ＣＰＵ４で比較して一致していれば、ＲＡ
Ｍ（＃１）２の他のポートの読み出し機能、ＲＡＭ（＃
２）３の他のポートの書き込み機能更に、ＲＡＭ６の他
のポートの読み出し、書き込み機能が正常であると判断
できる。
と書き込んだデータを一のポート側から読み出し、比較
している。この二つのデータは、本来同一のものであ
る。従って、ＣＰＵ４で比較して一致していれば、ＲＡ
Ｍ（＃１）２の他のポートの読み出し機能、ＲＡＭ（＃
２）３の他のポートの書き込み機能更に、ＲＡＭ６の他
のポートの読み出し、書き込み機能が正常であると判断
できる。
【００２３】
【実施例】図２は、図１（１）の原理図に示す第一の発
明に対応する実施例である。特に、従来装置に対し、本
発明の特徴として付加されたＲＡＭチェック制御部５の
実施例構成を示す。以下の説明において、各図共通に同
一又は類似の部分には同一の番号を付してある。
明に対応する実施例である。特に、従来装置に対し、本
発明の特徴として付加されたＲＡＭチェック制御部５の
実施例構成を示す。以下の説明において、各図共通に同
一又は類似の部分には同一の番号を付してある。
【００２４】ＲＡＭチェック制御部５は、内部にアドレ
スカウンタ５５を有し、ＲＡＭチェック制御部５内でア
ドレス信号を供給する。アドレスセレクタ（＃１）５３
及びアドレスセレクタ（＃２）５４は、ハード処理部１
からアドレスバスＡＢ１０、ＡＢ２０を通して送られる
アドレス信号とアドレスカウンタ５５からの内部アドレ
ス信号を切り換えて、バスＡＢ１１、ＡＢ２１に送り、
ＲＡＭ（＃１）２及びＲＡＭ（＃２）３に接続する。
スカウンタ５５を有し、ＲＡＭチェック制御部５内でア
ドレス信号を供給する。アドレスセレクタ（＃１）５３
及びアドレスセレクタ（＃２）５４は、ハード処理部１
からアドレスバスＡＢ１０、ＡＢ２０を通して送られる
アドレス信号とアドレスカウンタ５５からの内部アドレ
ス信号を切り換えて、バスＡＢ１１、ＡＢ２１に送り、
ＲＡＭ（＃１）２及びＲＡＭ（＃２）３に接続する。
【００２５】ＲＡＭチェック制御部５は、更にデータバ
ッファ（＃１）５０、（＃２）５１及び（＃３）５２を
有する。通常動作時、即ちハード処理部１からのアドレ
ス信号によりＲＡＭ（＃１）２及びＲＡＭ（＃２）３を
アクセスする時は、アドレスセレクタ（＃１）５３、
（＃２）５４は、ハード処理部１からのアドレス信号を
アドレスバスＡＢ１０、ＡＢ２０を通して、ＲＡＭ（＃
１）２及びＲＡＭ（＃２）３に接続するように動作す
る。
ッファ（＃１）５０、（＃２）５１及び（＃３）５２を
有する。通常動作時、即ちハード処理部１からのアドレ
ス信号によりＲＡＭ（＃１）２及びＲＡＭ（＃２）３を
アクセスする時は、アドレスセレクタ（＃１）５３、
（＃２）５４は、ハード処理部１からのアドレス信号を
アドレスバスＡＢ１０、ＡＢ２０を通して、ＲＡＭ（＃
１）２及びＲＡＭ（＃２）３に接続するように動作す
る。
【００２６】同時に、データバッファ（＃１）５０及び
データバッファ（＃３）５２が能動（０Ｎ）状態とな
り、データバッファ（＃２）５１が待機（ＯＦＦ）状態
となる。ハード処理部１からのアドレス信号によりＲＡ
Ｍ（＃１）２がアクセスされ、対応するアドレス位置に
記憶格納されているデータが読み出され、データバッフ
ァ（＃１）５０を通してハード処理部１に送られる。
データバッファ（＃３）５２が能動（０Ｎ）状態とな
り、データバッファ（＃２）５１が待機（ＯＦＦ）状態
となる。ハード処理部１からのアドレス信号によりＲＡ
Ｍ（＃１）２がアクセスされ、対応するアドレス位置に
記憶格納されているデータが読み出され、データバッフ
ァ（＃１）５０を通してハード処理部１に送られる。
【００２７】一方、ハード処理部１からのデータは、デ
ータバッファ（＃３）５２を経由して、ハード処理部１
からのアドレス信号に基づき対応するＲＡＭ（＃２）３
のアドレス位置に記憶格納される。
ータバッファ（＃３）５２を経由して、ハード処理部１
からのアドレス信号に基づき対応するＲＡＭ（＃２）３
のアドレス位置に記憶格納される。
【００２８】次にＲＡＭ（＃１）２及びＲＡＭ（＃２）
３の他のポート即ち、それぞれアドレスバスＡＢ１１、
アドレスバスＡＢ２１、データバスＤＢ１１及びデータ
バスＤＢ２１に接続されるポートの動作の正常性を試験
する場合は、アドレスカウンタ５５からのアドレス信号
により、ＲＡＭ（＃１）２及びＲＡＭ（＃２）３がアク
セスされるように切り換えられる。
３の他のポート即ち、それぞれアドレスバスＡＢ１１、
アドレスバスＡＢ２１、データバスＤＢ１１及びデータ
バスＤＢ２１に接続されるポートの動作の正常性を試験
する場合は、アドレスカウンタ５５からのアドレス信号
により、ＲＡＭ（＃１）２及びＲＡＭ（＃２）３がアク
セスされるように切り換えられる。
【００２９】即ち、ＣＰＵ４（図２では図示省略してい
る）から制御バス（図示していない。）を通して送られ
る制御信号によりアドレスセレクタ（＃１）５３及びア
ドレスセレクタ（＃２）５４が切り替えられ、アドレス
カウンタ５５からのアドレス信号がそれぞれアドレスバ
スＡＢ１１及びＡＢ２１に接続される。
る）から制御バス（図示していない。）を通して送られ
る制御信号によりアドレスセレクタ（＃１）５３及びア
ドレスセレクタ（＃２）５４が切り替えられ、アドレス
カウンタ５５からのアドレス信号がそれぞれアドレスバ
スＡＢ１１及びＡＢ２１に接続される。
【００３０】一方、同様にＣＰＵ４の制御により、正常
性を試験する場合は、データバッファ（＃３）５２が、
待機（ＯＦＦ）状態とされ、データバッファ（＃１）５
０及びデータバッファ（＃２）５１が、能動（ＯＮ）状
態とされる。
性を試験する場合は、データバッファ（＃３）５２が、
待機（ＯＦＦ）状態とされ、データバッファ（＃１）５
０及びデータバッファ（＃２）５１が、能動（ＯＮ）状
態とされる。
【００３１】従って、アドレスカウンタ５５からアドレ
スバスＡＢ１１に送られる内部アドレス信号によりＲＡ
Ｍ（＃１）２の対応するアドレス位置に記憶格納のデー
タが読み出され、データバッファ（＃２）５１に導かれ
る。
スバスＡＢ１１に送られる内部アドレス信号によりＲＡ
Ｍ（＃１）２の対応するアドレス位置に記憶格納のデー
タが読み出され、データバッファ（＃２）５１に導かれ
る。
【００３２】次いで、アドレスカウンタ５５からアドレ
スバスＡＢ２１に送られる内部アドレス信号により、対
応するＲＡＭ（＃２）３のアドレス位置に、ＲＡＭ（＃
１）２から読み出され、データバッファ（＃２）５１に
導かれたデータが記憶格納される。
スバスＡＢ２１に送られる内部アドレス信号により、対
応するＲＡＭ（＃２）３のアドレス位置に、ＲＡＭ（＃
１）２から読み出され、データバッファ（＃２）５１に
導かれたデータが記憶格納される。
【００３３】更に、ＣＰＵ４は、アドレスカウンタ５５
からの前記アドレス信号により特定されるＲＡＭ（＃
１）２及びＲＡＭ（＃２）３のアドレス位置に記憶格納
された二つのデータを読み出し、比較を行う。ＲＡＭ
（＃２）３のデータは、ＲＡＭ（＃１）２から読み出
し、記憶格納されたものである。従って、上記二つのデ
ータは、本来同一の内容である。
からの前記アドレス信号により特定されるＲＡＭ（＃
１）２及びＲＡＭ（＃２）３のアドレス位置に記憶格納
された二つのデータを読み出し、比較を行う。ＲＡＭ
（＃２）３のデータは、ＲＡＭ（＃１）２から読み出
し、記憶格納されたものである。従って、上記二つのデ
ータは、本来同一の内容である。
【００３４】ＣＰＵ４が読み出した２つのデータ間に一
致がとれれば、ＲＡＭ（＃１）２及びＲＡＭ（＃２）３
のＣＰＵ４に接続されるポートと異なる他のポート即
ち、ハード処理部１側のポートの動作が、正常であるこ
とが確認出来る。一致しなければ、正常でないと判断さ
れる。このように本発明により、ＲＡＭ（＃１）２及び
ＲＡＭ（＃２）３の他のポートの動作の正常性をＣＰＵ
４から判断することが可能である。
致がとれれば、ＲＡＭ（＃１）２及びＲＡＭ（＃２）３
のＣＰＵ４に接続されるポートと異なる他のポート即
ち、ハード処理部１側のポートの動作が、正常であるこ
とが確認出来る。一致しなければ、正常でないと判断さ
れる。このように本発明により、ＲＡＭ（＃１）２及び
ＲＡＭ（＃２）３の他のポートの動作の正常性をＣＰＵ
４から判断することが可能である。
【００３５】図３は、図１（２）の原理図に示す第二の
発明に対応する実施例であり、１つのＲＡＭ６でデータ
の書き込み、読み出しを行うものである。図３には図２
の実施例と同様に本発明の特徴として付加されたＲＡＭ
チェック制御部５の実施例構成を示す。
発明に対応する実施例であり、１つのＲＡＭ６でデータ
の書き込み、読み出しを行うものである。図３には図２
の実施例と同様に本発明の特徴として付加されたＲＡＭ
チェック制御部５の実施例構成を示す。
【００３６】ＲＡＭチェック制御部５は、内部にアドレ
スカウンタ５１５を有し、内部アドレス信号を発生す
る。アドレスセレクタ５１３により、ハード処理部１か
らのアドレス信号とアドレスカウンタ５１５からのアド
レス信号を切り替える
スカウンタ５１５を有し、内部アドレス信号を発生す
る。アドレスセレクタ５１３により、ハード処理部１か
らのアドレス信号とアドレスカウンタ５１５からのアド
レス信号を切り替える
【００３７】ＲＡＭチェック制御部５は、更にデータバ
ッファ（＃１）５１０、（＃２）５１１、（＃３）５１
２、及びデータラッチ回路５６を有する。通常動作時、
ＲＡＭ６には、ハード処理部１からの信号が接続される
ようにアドレスセレクタ５１３が動作する。
ッファ（＃１）５１０、（＃２）５１１、（＃３）５１
２、及びデータラッチ回路５６を有する。通常動作時、
ＲＡＭ６には、ハード処理部１からの信号が接続される
ようにアドレスセレクタ５１３が動作する。
【００３８】読み出し時、データバッファ（＃１）５１
０は、能動（ＯＮ）状態、データバッファ（＃２）５１
１、（＃３）５１２は、待機（ＯＦＦ）状態となる。ア
ドレス信号に対応するＲＡＭ６のアドレス位置に記憶格
納されているデータが読み出され、データバスＤＢ１
３、データバッファ（＃１）５１０、データバスＤＢ１
２を通ってハード処理部１に転送される。
０は、能動（ＯＮ）状態、データバッファ（＃２）５１
１、（＃３）５１２は、待機（ＯＦＦ）状態となる。ア
ドレス信号に対応するＲＡＭ６のアドレス位置に記憶格
納されているデータが読み出され、データバスＤＢ１
３、データバッファ（＃１）５１０、データバスＤＢ１
２を通ってハード処理部１に転送される。
【００３９】データの書き込み時は、データバッファ
（＃１）５１０及びデータバッファ（＃２）５１１は、
待機（ＯＦＦ）状態、データバッファ（＃３）５１２
は、能動（ＯＮ）状態となる。ハード処理部１からのデ
ータがＲＡＭ６に転送され、アドレス信号に対応したア
ドレス位置に書き込まれる。
（＃１）５１０及びデータバッファ（＃２）５１１は、
待機（ＯＦＦ）状態、データバッファ（＃３）５１２
は、能動（ＯＮ）状態となる。ハード処理部１からのデ
ータがＲＡＭ６に転送され、アドレス信号に対応したア
ドレス位置に書き込まれる。
【００４０】上記の通常動作時におけるＲＡＭ６に対す
るデータの読み出し、書き込み動作は、ハード処理部１
によって制御されるので従来装置における場合と全く同
様である。
るデータの読み出し、書き込み動作は、ハード処理部１
によって制御されるので従来装置における場合と全く同
様である。
【００４１】一方、本発明に従うＲＡＭ６のハード処理
部１側に接続されるポートの動作の正常性をチェックす
る場合の動作は、次の通りである。図２の実施例の場合
と同様に、ＲＡＭチェック制御部５の内部アドレスカウ
ンタ５１５からのアドレス信号がＲＡＭ６に接続される
ようにＣＰＵ４の制御によりアドレスセレクタ５１３が
動作する。
部１側に接続されるポートの動作の正常性をチェックす
る場合の動作は、次の通りである。図２の実施例の場合
と同様に、ＲＡＭチェック制御部５の内部アドレスカウ
ンタ５１５からのアドレス信号がＲＡＭ６に接続される
ようにＣＰＵ４の制御によりアドレスセレクタ５１３が
動作する。
【００４２】次いで、ＲＡＭ６からのデータ読み出し
時、データバッファ（＃２）５１１及びデータバッファ
（＃３）５１２が待機（ＯＦＦ）状態となり、読み出さ
れたデータがデータラッチ回路５６で保持される。
時、データバッファ（＃２）５１１及びデータバッファ
（＃３）５１２が待機（ＯＦＦ）状態となり、読み出さ
れたデータがデータラッチ回路５６で保持される。
【００４３】書き込み時は、データバッファ（＃２）５
１１が能動（ＯＮ）状態、データバッファ（＃３）５１
２が待機（ＯＦＦ）状態となる。データラッチ回路５６
で保持されたデータがＲＡＭ６に転送され、アドレスカ
ウンタ５１５からのアドレス信号に対応するアドレス位
置に記憶格納される。
１１が能動（ＯＮ）状態、データバッファ（＃３）５１
２が待機（ＯＦＦ）状態となる。データラッチ回路５６
で保持されたデータがＲＡＭ６に転送され、アドレスカ
ウンタ５１５からのアドレス信号に対応するアドレス位
置に記憶格納される。
【００４４】従って、ＲＡＭ６には、ハード処理部１側
に接続されたポートから一旦読み出されたデータが再度
書き込まれる。ＣＰＵ４は、ＲＡＭ６に記憶されていた
データと、データラッチ回路５６での保持を経由して再
度書き込まれたデータとを比較し、一致すれば上記ポー
トの正常性を確認することができる。
に接続されたポートから一旦読み出されたデータが再度
書き込まれる。ＣＰＵ４は、ＲＡＭ６に記憶されていた
データと、データラッチ回路５６での保持を経由して再
度書き込まれたデータとを比較し、一致すれば上記ポー
トの正常性を確認することができる。
【００４５】上記の通り、図３の第二の本発明の実施例
においても、ＣＰＵ４からハード制御部１側に接続され
るポートの正常性をチェックすることが容易に可能であ
る。
においても、ＣＰＵ４からハード制御部１側に接続され
るポートの正常性をチェックすることが容易に可能であ
る。
【００４６】更に、本発明の拡張として図２、図３の実
施例において、ハード処理部１の入力側に折り返し回路
（受信線Ｒ、送信線Ｓを折り返し接続する構成）を付加
することにより、容易にハード処理部１の機能の正常性
もチェックが可能である。
施例において、ハード処理部１の入力側に折り返し回路
（受信線Ｒ、送信線Ｓを折り返し接続する構成）を付加
することにより、容易にハード処理部１の機能の正常性
もチェックが可能である。
【００４７】即ち、チェック動作時、ＲＡＭ（＃１）
２、ＲＡＭ６から読み出したデータを受信線Ｒ及び送信
線Ｓ間で折り返し、ＲＡＭ（＃２）３、ＲＡＭ６に再書
き込みするように構成すれば、ハード処理部１の入力側
のチェックもＣＰＵ４で行うことが容易に可能である。
２、ＲＡＭ６から読み出したデータを受信線Ｒ及び送信
線Ｓ間で折り返し、ＲＡＭ（＃２）３、ＲＡＭ６に再書
き込みするように構成すれば、ハード処理部１の入力側
のチェックもＣＰＵ４で行うことが容易に可能である。
【００４８】以上の説明において、図２、図３の実施例
では、２ポートＲＡＭを用いているが、本発明はかかる
場合に限定されるものではない。本発明の技術思想に従
って、ＲＡＭの個数、ＲＡＭのポート数に対応して種々
変形構成することは容易である。
では、２ポートＲＡＭを用いているが、本発明はかかる
場合に限定されるものではない。本発明の技術思想に従
って、ＲＡＭの個数、ＲＡＭのポート数に対応して種々
変形構成することは容易である。
【００４９】
【発明の効果】以上説明したように、本発明に従えば簡
易なハード回路を付加することにより、１個のポートを
利用してマルチポートＲＡＭの全ポートの動作チェック
をすることが可能となる。従って、ＲＡＭのポートの動
作異常により、システム障害にまで発展する危険性を回
避することが可能であり、システム全体の信頼性も大き
く向上できる。
易なハード回路を付加することにより、１個のポートを
利用してマルチポートＲＡＭの全ポートの動作チェック
をすることが可能となる。従って、ＲＡＭのポートの動
作異常により、システム障害にまで発展する危険性を回
避することが可能であり、システム全体の信頼性も大き
く向上できる。
【図１】本発明の原理図を示す。
【図２】本発明の第１の実施例を示す。
【図３】本発明の第２の実施例を示す。
【図４】従来装置の説明である。
１ ハード処理部 ２、３及び６ ＲＡＭ ４ ＣＰＵ ５ ＲＡＭチェック制御部 ＡＢ アドレスバス ＤＢ データバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 生田 廣司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 一のポートにＣＰＵ（４）が接続され
た、読み出し専用の第一のＲＡＭ（２）と書き込み専用
の第二のＲＡＭ（３）の他のポートの正常性をチェック
する方法であって、 該第一のＲＡＭ（２）に記憶されたデータを該第一のＲ
ＡＭ（２）の該他のポートから読み出し、且つ該第二の
ＲＡＭ（３）に該第二のＲＡＭ（３）の該他のポートか
ら該データを書き込むＲＡＭチェック制御部（５）を設
け、 該ＣＰＵ（４）により、該第一のＲＡＭ（２）及び該第
二のＲＡＭ（３）の該一のポートから該データを読み出
し、比較することにより該第一のＲＡＭ（２）及び該第
二のＲＡＭ（３）の該他のポートの正常性をチェックを
するようにしたことを特徴とするマルチポートＲＡＭチ
ェック制御方法。 - 【請求項２】 一のポートにＣＰＵ（４）が接続された
ＲＡＭ（６）の他のポート正常性をチェックする方法で
あって、 該ＲＡＭ（６）に記憶されたデータを該ＲＡＭ（６）の
該他のポートから読み出し、且つ該ＲＡＭ（６）に該Ｒ
ＡＭ（６）の該他のポートから該データを再書き込みす
るＲＡＭチェック制御部（５）を設け、 該ＣＰＵ（４）により、該ＲＡＭ（６）の該一のポート
から該ＲＡＭ（６）に記憶されたデータと再書き込みさ
れたデータを読み出し、比較することにより該ＲＡＭ
（６）の該他のポートの正常性をチェックをするように
したことを特徴とするマルチポートＲＡＭチェック制御
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255126A JPH0652067A (ja) | 1991-10-02 | 1991-10-02 | マルチポートｒａｍチェック制御方法 |
| US07/949,705 US5812559A (en) | 1991-10-02 | 1992-09-23 | Controlling method and apparatus for examination of multiport RAM(s) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255126A JPH0652067A (ja) | 1991-10-02 | 1991-10-02 | マルチポートｒａｍチェック制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652067A true JPH0652067A (ja) | 1994-02-25 |
Family
ID=17274452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255126A Pending JPH0652067A (ja) | 1991-10-02 | 1991-10-02 | マルチポートｒａｍチェック制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5812559A (ja) |
| JP (1) | JPH0652067A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19638772A1 (de) * | 1996-09-21 | 1998-03-26 | Philips Patentverwaltung | Telekommunikationsgerät, insbesondere Mobilfunkendgerät |
| US6618390B1 (en) * | 1999-05-21 | 2003-09-09 | Advanced Micro Devices, Inc. | Method and apparatus for maintaining randomly accessible free buffer information for a network switch |
| EP1079578A3 (en) * | 1999-08-23 | 2001-11-07 | Motorola, Inc. | Data allocation in multicarrier systems |
| US20020199074A1 (en) * | 2001-06-20 | 2002-12-26 | Yao-Jung Kuo | Control device for memory accessing and the method of the same |
| KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280099A (ja) * | 1985-06-04 | 1986-12-10 | Meidensha Electric Mfg Co Ltd | ２ポ−トメモリの検査方法 |
| JPS63103984A (ja) * | 1986-10-21 | 1988-05-09 | Fujitsu Ltd | マルチポ−トメモリ試験方法 |
| JPH0713859B2 (ja) * | 1988-11-02 | 1995-02-15 | 日本電気株式会社 | マルチポートメモリ装置 |
| JPH03219349A (ja) * | 1990-01-25 | 1991-09-26 | Toshiba Corp | 多ポートメモリ回路のテスト装置 |
| JPH04155691A (ja) * | 1990-10-18 | 1992-05-28 | Hitachi Ltd | デュアルポートｒａｍ |
-
1991
- 1991-10-02 JP JP3255126A patent/JPH0652067A/ja active Pending
-
1992
- 1992-09-23 US US07/949,705 patent/US5812559A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5812559A (en) | 1998-09-22 |
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Legal Events
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