JPS63103984A - マルチポ−トメモリ試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は１枚数のボー　トラ具備し、同一メモリをアク
セスするマルチポートメモリの試験に於て。

同一アドレスを該複数のポートより同時にアクセスせｆ
Ｋ：、Ｉｌｌｌｌ−ポート間クセスに係ろ干ｆｆ−を試
験すべく、各ポートのアドレスの一部を同定し、他のア
ドレスを各々のポートにて非同期ＶＣ，変化せしめ試験
を行うものである。

〔産業上の利用分野〕

本発明はメモリの試験に係り、特に籾数のポートを具備
するマルチポートメモリにてボート間の干渉を試験する
場合におけるマルチポートメモリの試験方法に関するも
のである。

〔従来の技術〕

従来におけろマルチポートメモリの試験方法としては、
一台の試験機を用い、マルチポートメモリを構成する各
ポート毎に、それぞれ順次試験を行い。

被試験マルチポートメモリの良否を判定するものの他、
ボート間の干渉音も試験する方法とじては、複数の試麟
機を用）・、各ボートにそれぞれ試験機１に設えて、試
９を行う方法が存在した。

この場合、複数の試験機をもって試験を行うももにあっ
ては、り数の試験機がそれぞれ同一のアドレスをアクセ
スしないよう試ｈｍｋ制御し、各々の試験４’ｌＫて通
常の書き込み、読み出し試＆Ｉｌを行うことＫより、ボ
ート間の干渉を試験するものである。

〔発明が解決しようとする問題点〕

上記従来ＰＩによれば、マルチボートメモリにおけろボ
ート間の干渉を試験するものにあっては。

被試験ボートのほかに他のボート’ｔアクセスする装置
が必要であるととも罠、複数の試験装置をもって試験を
行５方法にあっては、複数の試験装置間の制御Ｋｂ雑な
制御を必要とするものであった。

本発明は上記問題点の解決を図り、簡単な方法で被試験
ボートと他のボートからの同一アドレスのアクセスを禁
止し、ボート間の干渉を試験するイ共 方法を提案するものである。

〔問題点全解決するための手段〕

マルチボートメモリを成す複ｖボートの一つ金級試験ポ
ートとし、七根試駿ボートと他のボートに於て、対応す
る任意のアドレス線の値についてそれぞれ異なるアドレ
スを示すよう予め固定するととも忙、被試験ボートにつ
いては、試験＠金偏え、信号が固定されたアドレス線以
外のアドレス線を用い、全ての組合せのアドレスについ
て試験を行う。この動作と共に他のボートにあっては被
試験ボートと非同期にアクセス動作を行うものとする。

以上の動作をボート、アドレス線、及び固定しておいた
アドレス線の＠について、遂次変化させ試験全行うこと
Ｋより、被試験マルチボートメモリの全ボートについて
試験を行うことが可能となる。

〔作用〕

被試験ボート及び他のボートに於て、対応するアドレス
線の一部あるいは複数音、それぞれ異るｆｌｆに予め設
定し固定することＫより、被試験ボートと他のボートに
よる同一アドレスへのアクセスが完全に禁止された。こ
の結果、被試験ボートに試験機を用いて試験する場合、
非同期に動作を行う他のボートとの間に何ら制限？設け
ず試＃！を行うことが可能となる。

〔実施例〕

本発明を用いて９例えは２ボートメモリを試験する場合
を以下に示す。

第１図は本発明の一実施例である。第１図に於て２ポー
トメモリ１０は、２つのボートを制御する制御回路１２
．１３が、共有されろ一つのメモリアレー１１をアクセ
スするものである。ここで。

２ボートメモリｌＯのポートケ９例えばＡポート並びＫ
ＢボートとするとともにＡボートを被試験ボートとし試
験をする場合、まず両ボートのアドレス線の一部１例え
ば双方のボートのＡ”ｅｔ　　Ａポートについては＠１
”、Ｂボートについてはずに固定する。続いて、残りの
アドレス線を用い全てのアドレスの組み合せ忙て、Ａボ
ートにあっては試験機を用い９通常の書き込み並びに読
み出しの試＃を行う。また、ＢボートにあってはＮボー
トが試験動作を行う間、Ａボートと非同期なアクセス動
作を行うものとする。

この結果、Ａボートで行われる書き込み、＆み出しが正
常に行われるか否かを詞ぺることＫより。

ポート間の干渉を試験でき、また双方のボートのアドレ
ス１ＲＡａがＡボートとＢポートにて異なる値であるた
めに、同一アドレスのセルが両ボートよりアクセスされ
、データが書き換えられることがないものである。

以上の試験を、ボート、アドレス線及び固定する値を変
え１例えば第２図試験側作説明図に示すよう同様に行う
ことにより、被試験マルチボートメモリの全ボートにつ
いて試験することが可能となる。

〔発明の効果〕

以上詳細に説明したように本発明によれば、マルチボー
トメモリの試以に於て、被試験ボートと他のボートにて
、アドレス線の−ｅ全異るよう固定することにより、禎
試験ボニ１トと他のボートとによる同一アドレスのアク
セスが集土され、ボート間の干渉の試験が可能となった
。また、被試験ボートのアクセスと他のボートのアクセ
スとの間に何ら制御手段を必要としないため、被試験ボ
ートに対し他のボートを非同期でアクセスしつつ試駐奮
行うことＫより、同期、非同期を問わず、実使用に近い
状慎での試験を実現する効果を有するものである。

【図面の簡単な説明】

第１図は９本発明の一実施例。 １０は、２ポートメモリ。 １１はメモリアレー。 １２．１３は、制御回路をそれぞれ示す。 、１７”　−、

Claims (1)

1. 【特許請求の範囲】 マルチポートメモリにてポート間の干渉を検査する試験
   に於て、 上記マルチポートメモリを成す複数のポートについて、
   その一つを被試験ポートとし、 該マルチポートメモリの該複数のポートについて、各々
   対応するアドレス線の一つ或は複数を、該被試験ポート
   と他のポートにて異なるよう設定せしめ、 該被試験ポートと他のポートとを、それぞれ異なるアド
   レスでもって、かつ非同期にアクセスしつつ試験を行う
   ことにより、アクセスに係るポート間の干渉を試験する
   ことを特徴としたマルチポートメモリ試験方式。