JPH0750450B2 - 冗長メモリアレイ - Google Patents

冗長メモリアレイ

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JPH0750450B2
JPH0750450B2 JP60005143A JP514385A JPH0750450B2 JP H0750450 B2 JPH0750450 B2 JP H0750450B2 JP 60005143 A JP60005143 A JP 60005143A JP 514385 A JP514385 A JP 514385A JP H0750450 B2 JPH0750450 B2 JP H0750450B2
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モーリス・トーマス・マクマホン、ジユニア
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インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は冗長メモリアレイに関するものであり、特に
電子的に選択可能なメモリアレイの技術及び回路に関す
るものである。さらの述べるなら、この発明は、少くと
も一つの不完全なワードを含むメモリチップ内の単数ま
たは複数の冗長ワードを選択するという付加的な機能を
行うように一部を変更したレベル感知走査（Level Sens
itive Scan Design:LSSD）回路を利用するものである。
［従来技術］ 従来、ｎビットｍワードの半導体読み出し／書き込みア
レイ（ランダムアクセスメモリ:RAM）製造プロセスにお
いては、典型的には歩どまりを高める手段としてある配
置形状の冗長構造が使用される。たいていの場合、この
冗長構造は、アレイの最終機能テストの終了後に不良ビ
ットが見出されたときにその不良ビットのかわりをつと
めることになる。
さて、例えば256×８というアレイを製造しようとする
場合、アレイは256×９という構造に製造され、各ワー
ドには１〜９までの異なる番号がそれぞれ与えられる。
このとき、もとの８個のワードには１〜８の番号が与え
られ、９番目の冗長なワードがもとの１〜８ワードのう
ち一つとおき換えられる。アレイチップのI/O（入出
力）パッドの割り当ては特定の不良ワードに基づき行な
われるから、すべてのチップが良好である場合を除き、
ワードに付した番号は交換することができない。
すなわち、これらのアレイに不良があった場合、不良の
ワードを良好なワードと交換するためにはチップを物理
的に入れ替えざるを得ない。
次に、この発明に関連する先行特許及び刊行物について
以下に示す。なお、ここに示すものが関連するすべてで
はなくまた必ずしも最も関連の深いものでないことに注
意されたい。
先ず、先行特許であるがここに記すのはすべて米国特許
である。煩雑さを省くため番号のみを記すにとどめる： 322653;3434116;3633175;3772652;3783254;3845476;386
8646;3989443;3992702;3995261 刊行物もたくさんあるが、ここでは最近のものを記すに
とどめる： IBM Technical Disclosure Bulletin Vol.24、No.9、19
82年２月発行4779ページ、J.R.Cavaliereらによる“Mom
ory Data Steering On Chip Switching and Off-Chip C
ontrol Network" IBM Technical Disclosure Bulletin Vol.24、No.9、19
82年２月発行4776ページ、F.J.Aichelmann,Jrらによる
“Dynamic Allocation of Redundant Memory Component
s"; IBM Technical Disclosure Bulletin Vol.25、No.3B.19
82年８月発行1485ページ、L.J.Boschらによる“Dynamic
Selection of Partial Good Array Chips By Bit Addr
ess Selection" これらの多くは、アーキテクチャ、アクセスタイム、ま
たはテスト／検査方式などに影響を及ぼすものである。
［発明が解決しようとする問題点］ この発明の目的は、既存のアーキテクチャ、アクセスタ
イムなどに影響を与えることなく、電子的手段により不
良なワードを良好なワードで置換する冗長メモリアレイ
を提供することである。
この発明の他の目的は、メモリ周辺回路を含むコンピュ
ータの論理／演算回路の動的なテストのために組み込ま
れる既知のレベル感知走査設計回路（単にLSSDと略称す
る）のシフトレジスタを使用しこれに最小限のゲート回
路を付加して冗長ワード選択機能をもたせたテスト可能
な冗長メモリアレイを提供することである。
［問題点を解決するための手段］ 本発明の冗長メモリアレイは、簡述すれば、各ラッチ段
が各々、異なるクロックでラッチ動作を行う１対の主お
よび従の各ラッチから成るLSSDシフトレジスタ（以下、
単にシフトレジスタと呼ぶ）を具備し、各主ラッチに冗
長ワード出力選択用の出力論理ゲート機能をもたせると
共に各ラッチ段の従ラッチ中に予めローディングされて
いる不良ワード位置表示用のビット信号により上記出力
論理ゲートを予め条件付けしておく一方、メモリアレイ
への書き込み時には、上記ビット信号により、各入力を
冗長ワード記憶手段へバイパスするための入力論理ゲー
トを予め条件付けしておく。このような構成によれば、
各従ラッチへの不良ワード位置表示用ビットのローディ
ングにより、メモリアレイへのアクセス前に、自動的
に、不良ワード記憶位置が冗長ワード記憶位置に切り換
えられており、融通性に富んでいると共にアクセスタイ
ムのロスがない。
さらに、各従ラッチは、主ラッチと結合して、テストま
たは特性解析の期間中にデータを走査出力するためにも
使用される。
本発明の構成は次の通りである。
ｎビット長ワードを各々記憶するアレイ状のｍ個のワー
ド記憶手段と、各ワード記憶手段の入力および出力に対
応して設けられたｍ個のメモリアレイ入力手段およびｍ
個のメモリアレイ出力手段と、ｎビット長ワードを記憶
するアレイ上の少なくとも１個の冗長ワード記憶手段
と、上記メモリアレイ入力手段の各々に接続され、ｍ個
のワード記憶手段のうちの任意の１個への入力ワードデ
ータを選択的に冗長ワード記憶手段へバイパスするため
の入力論理ゲート回路と、上記ワード記憶手段のうちの
任意の１個からの出力ワードデータを選択的に冗長ワー
ド記憶手段からの出力冗長ワードデータで置換するため
の冗長ワード選択回路とを有する集積回路型の冗長メモ
リアレイにおいて、 上記冗長ワード選択回路は、各ラッチ段が異なるクロッ
クでラッチ動作を行う１対の主および従のラッチから成
るLSSD形式のｍ段シフトレジスタを含み、 上記各主ラッチは、対応する１つの上記ワード記憶手段
の出力および上記冗長ワード記憶手段の出力に接続さ
れ、ゲート制御信号の下にいずれか一方の出力を上記メ
モリアレイ出力手段へゲートするための出力論理ゲート
回路を含み、 上記各従ラッチは、走査モードの間、直前のラッチ手段
から転送された走査データを保持し次に直後のラッチ段
へ順々に転送するように接続され、通常動作モードの
間、各従ラッチ中に保持されている走査データが上記入
力論理ゲート回路および上記出力論理ゲート回路を、常
時、オン状態またはオフ状態に維持するゲート制御信号
を供給するように接続されている事を特徴とするテスト
可能な冗長メモリアレイ。
次に良好な実施例において本発明を説明する。
［実施例］ 電子的に選択可能な冗長アレイは、冗長ワード選択回路
としてLSSDシフトレジスタ（単にシフトレジスタと略称
する）を用いる設計思想を採用している。先ず、本発明
の１実施例を示す第１図に関して本発明を説明する。冗
長ワード選択回路は、シフトレジスタを含み、その各ラ
ッチ段は、各１対の主ラッチL1および従ラッチL2から構
成され、各主ラッチL1は、各々、アレイ出力の各ワード
ラインから出力ワードデータを各システムデータ入力ポ
ートに、並列に、受信する。主ラッチの出力は、従ラッ
チL2およびアレイ出力手段である出力ドライバＤへ並列
に供給される。主ラッチL1には、従ラッチL2の真数出力
L2を受信するゲート制御入力L2およびシステムクロック
を受信するクロック入力Ｃの各入力ポートがある。
各ワードラインからのデータ入力は、ゲート制御入力お
よびクロック入力の制御の下に、各主ラッチをパスす
る。
本発明では、各主ラッチL1には、冗長ワードポートゲー
ト回路RWPが付加されている。このゲート回路RWPのデー
タ入力ポートには、アレイ出力の冗長ワードラインから
の出力冗長ワードデータが接続されている。さらに、各
従ラッチL2の捕数出力、すなわち、反転出力、−L2およ
びクロックＣがこの追加のゲート回路RWPのゲート制御
入力およびクロック入力として供給される。これらの各
反転出力−L2は、対応する各入力論理ゲート回路へゲー
ト制御入力G1〜Gmとして、常時、供給されている。各ワ
ード記憶手段への各入力は、上記反転出力−L2の存否に
依存してオン状態またはオフ状態の入力論理ゲート回路
を介して冗長ワード記憶手段へ接続されている。
この冗長ワード選択回路の構成によれば、各ラッチ段の
従ラッチL2に予めローディングされているビット値に依
存して、不良ワード記憶位置をバイパスして冗長ワード
記憶位置に至るデータ入力路および冗長ワード記憶位置
から不良ワード出力ドライバに至るデータ出力路が、メ
モリアレイへのアクセス前に、自動的に確立されている
ことが明らかであろう。
各従ラッチL2への予定ビット・パターンのローディング
は、初期マシン状態の設定時またはテスト後における走
査モードの間、Ａ走査クロックおよびＢ走査クロックの
制御の下のシフト動作により実行される。このローディ
ング動作は、LSSDシフトレジスタを使用する論理回路の
通常のテスト／診断動作の場合と実質的に同一である
が、ワード＃２の記憶手段に障害のある例について第９
図のパルスチャートを参照して、後で、詳述する。
第１図においては、冗長ワード選択回路の機能を明らか
にするために、通常の走査モード中のシフトレジスタの
各ラッチ相互間の接続、走査線データの主および従の各
ラッチへのシフト動作制御用のクロックＡおよびクロッ
クＢの制御線などは省略されている（走査モード中の各
ラッチ間の接続状態は第４図に関して説明する）。ま
た、第１図には、通常のメモリアレイ制御接続線も省略
されている。
第２図はシフトレジスタの１つのラッチ段のブロック図
を示すものである。前述のように各ラッチ段は１対の主
および従のラッチL1、L2からなる。第３図は、第２図の
シフトレジスタラッチ段をNANDゲートとインバータとで
構成した回路図を示すものである。そして第４図に示す
ように、各ラッチ段の従ラッチL2を次段の主ラッチL1に
接続することにより、任意の数のシフトレジスタラッチ
SRL1〜SRL4を接続してシフトレジスタを構成することが
できる。特に第４図は、単一チップ上に４個のシフトレ
ジスタラッチ段を接続したブロック図を示す。
主および従の各ラッチL1、L2には複数のデータポートを
設けることができる。その各データポートは、データ入
力とクロック入力とにより状態が決定される。すなわ
ち、クロック入力にＡまたはＢの各走査クロックパルス
が入力されると、データ入力の論理状態が主または従の
ラッチに保持される。第２図に示した主ラッチL1は走査
ポートを備えている。その走査ポートは走査データ入力
Ｉと走査クロック入力Ａとを有している。また、第１図
に示したように従ラッチL2も走査データポートを備え、
その走査データポートは主ラッチL1の出力を入力するた
めの端子と走査クロック入力Ｂとより成る。第４図の４
段レジスタは次の結線により構成されている：（ｉ）す
べてのシフトレジスタ段SRL1〜SRL4のクロック入力Ａに
走査用の特定の外部クロックＡのチップパッドを接続す
ること、（ii）すべてのシフトレジスタラッチ段SRL1〜
SRL4のクロック入力Ｂに走査用の特定の外部クロックＢ
のチップパッドを接続すること、（iii）走査入力INと
称する特定のチップ入力を、第１段のシフトレジスタラ
ッチSRL1の主ラッチL1の走査データ入力ポートＩに接続
すること、（iv）最終段のシフトレジスタラッチの従ラ
ッチL2の出力を走査出力（OUT）と称する特定のチップ
パッドに接続すること。走査入力と、クロックＡと、ク
ロックＢと、走査出力の各々に個別に対応する複数のチ
ップパッドの使用により、シフトレジスタを任意の所望
のピッドパターン状態にプリセット（ロード）したり、
あるいはシフトレジスタのビットパターン状態を取り出
したり（アンロード）することが可能となる。
シフトレジスタの各ラッチL1、L2の走査ポートは、通常
は、論理回路のビットパターン入力のため、すなわちシ
フトレジスタの各ラッチ段所望の論理ビットをロードま
たはアンロードするためにのみ使用される。さらに、ラ
ッチL1、L2には（例えばレベル感知走査の設計構造にお
ける）シフトレジスタラッチのシステムの用途のために
データポートが備えられている。このデータポートは第
５図に示すように、ワードライン入力WLと、システムク
ロック入力Ｃと、ゲート入力L2とからなる。第６図は、
第５図のブロック図をNANDゲートとインバータとで構成
した回路図を示すものである。
さて、電子的に選択可能な冗長アレイの制御のために、
各主ラッチL1には冗長ワードポートと呼ばれる特定のデ
ータポート（RWP）が付加されている。この冗長ワード
ポートは冗長ワードライン入力RWLと、システムクロッ
クＣ入力と、ゲート入力−L2とから成り、もし、従ラッ
チL2の反転出力に相当する−L2入力が“1"の状態にある
なら、クロックＣ入力にパルスが供給されたときに主ラ
ッチL1が正常のWL入力ではなくてRWL入力と等しい状態
に設定される。電子的に選択可能な冗長アレイ（ESRA）
用ラッチのブロック図、およびそのブロック図をNANDゲ
ートとインバータで構成した回路は、第７図および第８
図にそれぞれ示してある。
冗長ワード記憶手段に対する入力は適当なワードデータ
入力を選択するための入力論理ゲートによって制御され
る。また、ラッチL2の反転出力−L2は、アレイデータ入
力に対して選択ゲート動作を行うためのゲート制御入力
G1〜Gmとして上記入力論理ゲートに供給される。
なお、第１図においては、説明の便宜上、ｎ×ｍアレイ
をｎ×４アレイとして図示してある。また、通常のアレ
イデコードラインやセレクトラインや制御ラインはレベ
ル感知走査ラインとともに省略してある。というのは、
それらは電子的に選択可能な冗長アレイの概念によって
影響を受けないからである。
さて、第１図の構成で、ワード＃２が少なくとも１つの
不良なビットをもつ例について各ラッチ段へのビットの
ローディングについて考える。前述のように、走査モー
ド中の接続関係について再言すると、第１図のシフトレ
ジスタの各ラッチ段SRL1〜SRL4の各従ラッチL2が次段の
主ラッチL1に接続され、不良ビットを含む所定のデータ
パターン“1101"が走査入力として第１ラッチ段SRL1の
主ラッチL1の走査入力ポートＩへ順々に供給され、走査
出力が第４ラッチ段SRL4の従ラッチL2から出力されるよ
うに接続されている（第４図参照）。
第９図のチャートおよび第４図のシフトレジスタ回路ブ
ロック図を参照して予定のパターン“1101"が第１図の
シフトレジスタの各ラッチ段SRL1〜SRL4に順々に送り込
まれてゆく状態を説明する（シフトレジスタの上位段SR
L1から下位段SRL4に向けて走査入力データ“1101"の上
位ビットから順々に送り込まれるものとする）。
・Ａ走査クロックの第１パルス： 走査入力の最上位ビット“1"が第１ラッチ段SRL1の主ラ
ッチL1に保持される。
・Ｂ走査クロックの第１パルス 主ラッチL1に保持されていた最上位ビット“1"が従ラッ
チL2に保持する。
・Ａ走査クロックの第２パルス 走査入力の次上位ビット“1"が第１ラッチ段SRL1の主ラ
ッチL1に保持する。
第１ラッチ段SRL1の従ラッチL2に保持されていた最上位
ビット“1"が第２ラッチ段SRL2の主ラッチL1に保持され
る。
・Ｂ走査クロックの第２パルス： 第１ラッチ段SRL1の主ラッチL1に保持されていた次上位
ビット“1"がSRL1の従ラッチL2の保持される。
第２ラッチ段SRL2の主ラッチL1に保持されていた最上位
ビット“1"がSRL2の従ラッチL2に保持される。
このようにして、この走査シーケンスの最終時点では、
シフトレジスタの第１、第３および第４の各ラッチ段の
従ラッチL2には論理“1"が保持される一方、第２ラッチ
段SRL2の従ラッチL2には論理“0"が保持される。
この状態において、冗長ワード記憶手段がワード＃２に
接続したレシーバＲからデータを受けとると、ワード＃
２に持続したラッチL1は冗長ワード記憶手段からのデー
タのみを受けとることになる。それゆえ、ワード＃２の
アレイが冗長ワード記憶手段によって置き換えられる
が、この置き換えはシフトレジスタラッチ段SRL1〜SRL4
にビットパターン“1101"が格納されている間は継続さ
れる。
この冗長メモリアレイを使用可能にする前に、コンピュ
ータの起動手続（すなわち初期化手続）の一部として、
またはテスト／診断手続の結果として、障害のあるメモ
リワード領域をバイパスするための適切なデータパター
ンをシフトレジスタラッチの各従ラッチに走査入力させ
ておく必要があることは勿論である。
［発明の効果］ LSSD形式のシフトレジスタの機能を本質的に冗長ワード
選択回路に組み込んでいるため、選択・切換の動作が迅
速に行なわれる。
さらに、この選択回路のシフトレジスタをテスト／診断
回路の一部に併用できる。
【図面の簡単な説明】
第１図は、本願発明に基づく電子的に制御可能な冗長ア
レイの実施例のブロック図。 第２図は、周知のレベル感知走査（LSSD）技術と規則と
に基づく入出力信号線を備えたシフトレジスタラッチの
ブロック図、 第３図は、第２図のブロック図をNANDゲートとインバー
タとで構成した回路図、 第４図は、周知のLSSD技術と規則とに基づく少くとも４
個のシフトレジスタラッチを接続したブロック図、 第５図は、本願発明に基づく、ゲートされるワードポー
トを備えたシフトレジスタラッチのブロック図、 第６図は、第５図のブロック図をNANDゲートとインバー
タとで構成した回路図、 第７図は本願発明と、周知のLSSD技術及び規則とに基づ
き、ゲートされるワードポート及びゲートされる冗長ワ
ードポートとを備えたシフトレジスタラッチのブロック
図、 第８図は、第７図のブロック図をNANDゲートとインバー
タとで構成した回路図、 第９図は、第１図の実施例に基づき、本願発明の作用を
説明するための信号波形のタイムチャートである。 ワード＃１〜＃４の記憶手段：第１記憶手段、冗長ワー
ドの記憶手段：第２記憶手段、L1、L2:第１切換手段及
びシフトレジスタ手段、NAND論理回路（第１図）：第２
切換手段。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−208694（ＪＰ，Ａ) 特開 昭55−67999（ＪＰ，Ａ) 特開 昭58−199496（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ｎビット長ワードを各々記憶するアレイ上
    のｍ個のワード記憶手段と、各ワード記憶手段の入力お
    よび出力に対応して設けられたｍ個のメモリアレイ入力
    手段およびｍ個のメモリアレイ出力手段と、ｎビット長
    ワードを記憶するアレイ上の少なくとも１個の冗長ワー
    ド記憶手段と、上記メモリアレイ入力手段の各々に接続
    され、ｍ個のワード記憶手段のうちの任意の１個への入
    力ワードデータを選択的に冗長ワード記憶手段へバイパ
    スするための入力論理ゲート回路と、上記ワード記憶手
    段のうちの任意の１個からの出力ワードデータを選択的
    に冗長ワード記憶手段から出力冗長ワードデータで置換
    するための冗長ワード選択回路とを有する集積回路型の
    冗長メモリアレイにおいて、 上記冗長ワード選択回路は、各ラッチ段が異なるクロッ
    クでラッチ動作を行う１対の主および従のラッチから成
    るLSSD形式のｍ段シフトレジスタを含み、 上記各主ラッチは、対応する１つの上記ワード記憶手段
    の出力および上記冗長ワード記憶手段の出力に接続さ
    れ、ゲート制御信号の下にいずれか一方の出力を上記メ
    モリアレイ出力手段へゲートするための出力論理ゲート
    を含み、 上記各従ラッチは、走査モードの間、直前のラッチ手段
    から転送された走査データを保持し次に直後のラッチ段
    へ順々に転送するように接続され、通常動作モードの
    間、各従ラッチ中に保持されてる走査データが上記入力
    論理ゲート回路および上記出力論理ゲート回路を、常
    時、オン状態またはオフ状態に維持するゲート制御信号
    を、常時に供給するように接続されている事を特徴とす
    る冗長メモリアレイ。
JP60005143A 1984-04-09 1985-01-17 冗長メモリアレイ Expired - Lifetime JPH0750450B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/597,958 US4581739A (en) 1984-04-09 1984-04-09 Electronically selectable redundant array (ESRA)
US597958 1984-04-09

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JPS60220445A JPS60220445A (ja) 1985-11-05
JPH0750450B2 true JPH0750450B2 (ja) 1995-05-31

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ID=24393662

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Application Number Title Priority Date Filing Date
JP60005143A Expired - Lifetime JPH0750450B2 (ja) 1984-04-09 1985-01-17 冗長メモリアレイ

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JP (1) JPH0750450B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02244238A (ja) * 1988-12-15 1990-09-28 Sanyo Electric Co Ltd コンピュータシステム
JP2632731B2 (ja) * 1989-08-02 1997-07-23 三菱電機株式会社 集積回路装置
US5003204A (en) * 1989-12-19 1991-03-26 Bull Hn Information Systems Inc. Edge triggered D-type flip-flop scan latch cell with recirculation capability
US5153880A (en) * 1990-03-12 1992-10-06 Xicor, Inc. Field-programmable redundancy apparatus for memory arrays
US5161157A (en) * 1990-03-12 1992-11-03 Xicor, Inc. Field-programmable redundancy apparatus for memory arrays
US5153882A (en) * 1990-03-29 1992-10-06 National Semiconductor Corporation Serial scan diagnostics apparatus and method for a memory device
US5177744A (en) * 1990-09-04 1993-01-05 International Business Machines Corporation Method and apparatus for error recovery in arrays
US5528601A (en) * 1994-09-16 1996-06-18 International Business Machines Corporation Scannable latch for multiplexor control
GB2290895A (en) * 1995-04-10 1996-01-10 Memory Corp Plc Shift register with comparator
US5576651A (en) * 1995-05-22 1996-11-19 International Business Machines Corporation Static/dynamic flip-flop
US6058052A (en) * 1997-08-21 2000-05-02 Cypress Semiconductor Corp. Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area
US6198675B1 (en) * 1998-12-23 2001-03-06 Cray Inc. RAM configurable redundancy
US6363020B1 (en) * 1999-12-06 2002-03-26 Virage Logic Corp. Architecture with multi-instance redundancy implementation

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3222653A (en) * 1961-09-18 1965-12-07 Ibm Memory system for using a memory despite the presence of defective bits therein
US3434116A (en) * 1966-06-15 1969-03-18 Ibm Scheme for circumventing bad memory cells
US3633175A (en) * 1969-05-15 1972-01-04 Honeywell Inc Defect-tolerant digital memory system
DE1963895C3 (de) * 1969-06-21 1973-11-29 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Datenspeicher und Datenspeicher anste'uerschaltung
SE358755B (ja) * 1972-06-09 1973-08-06 Ericsson Telefon Ab L M
US3783254A (en) * 1972-10-16 1974-01-01 Ibm Level sensitive logic system
US3845476A (en) * 1972-12-29 1974-10-29 Ibm Monolithic memory using partially defective chips
US3898443A (en) * 1973-10-29 1975-08-05 Bell Telephone Labor Inc Memory fault correction system
GB1472885A (en) * 1974-05-01 1977-05-11 Int Computers Ltd Digital code conversion arrangements
US3995261A (en) * 1975-02-24 1976-11-30 Stanford Research Institute Reconfigurable memory
US4310901A (en) * 1979-06-11 1982-01-12 Electronic Memories & Magnetics Corporation Address mapping for memory
US4376300A (en) * 1981-01-02 1983-03-08 Intel Corporation Memory system employing mostly good memories
US4412327A (en) * 1981-02-25 1983-10-25 Western Electric Company, Inc. Test circuit for checking memory output state continuously during time window
US4429389A (en) * 1981-05-26 1984-01-31 Burroughs Corporation Test pattern address generator
JPS57208694A (en) * 1981-06-16 1982-12-21 Nippon Telegr & Teleph Corp <Ntt> Switching system of storage cell array
US4460999A (en) * 1981-07-15 1984-07-17 Pacific Western Systems, Inc. Memory tester having memory repair analysis under pattern generator control
US4460997A (en) * 1981-07-15 1984-07-17 Pacific Western Systems Inc. Memory tester having memory repair analysis capability
US4450559A (en) * 1981-12-24 1984-05-22 International Business Machines Corporation Memory system with selective assignment of spare locations
US4475194A (en) * 1982-03-30 1984-10-02 International Business Machines Corporation Dynamic replacement of defective memory words
US4488298A (en) * 1982-06-16 1984-12-11 International Business Machines Corporation Multi-bit error scattering arrangement to provide fault tolerant semiconductor static memories
US4523313A (en) * 1982-12-17 1985-06-11 Honeywell Information Systems Inc. Partial defective chip memory support system

Also Published As

Publication number Publication date
US4581739A (en) 1986-04-08
JPS60220445A (ja) 1985-11-05
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