JPS6396797A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリに関するものである。

従来の技術 従来の半導体メモリは検査する際、アドレスピンから全
メモリセルに対応する全アドレスを順次入力して、デー
タピンから任意のデータを書き込み又は読み出す手法を
とっており、テスト時に特別な動作を行なわせていなか
った。

発明が解決しようとする問題点 近年微細加工技術の進歩に伴ない半導体メモリは増々大
容量化する傾向にあるが、ビット数の増大に伴ないテス
ト時間も増大する。従来のテスト方法では、ビット数に
比例してテスト時間が増加し、メガピット級の大容量メ
モリで特に問題となる。テスト時間の増加により製造コ
ストが上がるためである。したがってテスト時間の短縮
化が望まれている。

本発明はこの点を鑑みてなされたもので、アドレスピン
からデータを書き込み又は読み出しを行ないメモリセル
アレイを分割して並列テストすることが可能な半導体メ
モリを提供することを目的とする。

問題点を解決するための手段 本発明は上記問題点を解決するため、アドレスピンにつ
ながるアドレス入力バッフ１回路にデータ入力バッファ
回路及びデータ出力バッファ回路を並列に接続し、これ
を複数ビット構成してメモリセルアレイにつながる内部
データバスを形成させ、外部からテスト制御信号が入力
した場合にのみ、前記データ入力バッファ回路及びデー
タ出力回路が動作する半導体メモリを実現する。

作用 本発明は上記の構成により、外部からテスト制御信号を
与えるとアドレスピンから任意のデータの書き込み又は
読み出しが可能となる。

実施例 本発明の一実施例を図面を参照しつつ説明する。

第１図は本発明の一実施例を示す回路図である。

図中の１．２．３はアドレスピンでそれぞれ人１゜人２
１人ｎに対応する。即ちｎビットのアドレスである。４
．了、１０はアドレス入力バッフ１回路で、その出力は
アドレスラッチ回路に接続される。６．８・１１はデー
タ入力バッファ回路でその入力部はそれぞれアドレンピ
ン１，２．３に接続している。６，９．１２はデータ出
力バッファ回路でその出力部はそれぞれアドレスピン１
，２゜３に接続している。一方データ人カバッフ１回路
５．８．１１の出力部はそれぞれデータ出力バッファ回
路６，９．１２の入力部と接続しており、内部でｎビッ
トのデータバス１３を形成する。このデータバス１３は
メモリセルアレイへの経路となる。点線部１４はデータ
入出力バッファ制御回路でテストイネーブル信号ＴＫ、
ライトイネーブル信号Ｗ１を入力とする。ＴＥ＝”○“
の時テストモードとなり、ＷＥ＝”Ｏ”の時ライトモー
ドとなる図中の信号ＣＩが°゛１”の時データ入力バッ
ファ回路５．８．１１はイネーブル状態になり、ＣＩ　
カ’″１″になルノはＴ　Ｅ−１ｔ　ｏｌｌ　　、　ｗ
　ｗ−＋＋σ２の時である。即ち、テストモードであり
ライトモードである場合である。一方、信号Ｃ６が１゛
′の時データ出カバソファ回路６，９．１２はイネーブ
ル状態になり、ＣＯが１”になるのは、會−′０”　ｗ
　ｚ−ｎ　１１＋の時である。即ち、テストモード、非
ライトモードの場合である。以上から明らかなように、
アドレスピン１．２．３に接続されるデータ入力バッフ
１回路５．８．１１及びデータ出カバソファ回路６，９
．１２はテストモード時にイネーブル状態になり、書き
込み読み出し制御は通常通りＷＥにより行なわれる。即
ち、テストモード時には、アドレスピン１，２゜３から
データ入力バッファ回路５，８．１１、データ出カバソ
ファ回路６，９．１２、及びデータバス１３を介して任
意のデータをメモリセルアレイに書き込み又は読み出す
ことが可能となる。

ここで第１図に示すアドレス回路を適用した場合のアド
レスとデータのタイミングを第３図に示す。第３図人は
データ書き込みのタイミングを示す。アドレス入力期間
中はＴＥを１″にしてデータ入力バッファ回路、データ
出力７２７７回路をディセーブル状態にし、アドレス入
力終了後ＴＥを“○”にして所望の書き込みデータを入
力し、通常の書き込み動作と同じタイミングでＷＥをＱ
″２にしてデータを書き込む。一方策３図Ｂはデータ読
み出しのタイミングを示す。書き込みの場合と同様にア
ドレス入力終了後ＴＥを０″にしてデータ出カバソファ
回路をイネーブル状態にしてメモリセルからのデータを
アドレスピンから読み出すことが可能になる。

チップ内部でのデータの流れを説明するため本発明を１
ビツト構成の１メガビットＤＲＡＭに適用した場合につ
いて説明する。第２図はそのブロック図を示す。１５は
第１図に対応するアドレス回路である。１メガビツトの
場合、アドレスマルチプレクス方式を用いると１０ビツ
トのアドレスがある。周辺回路の構成を簡単にするため
８ビツトのアドレスに対して本発明を適用する。ＢＯ〜
Ｂ７はメモリセルアレイで１メガビツトを８分割する（
１ブロック当り１０２４Ｘ１２８ビツト）。

１６．１８はそれぞれ行アドレスラッチ、行デコーダで
、１７．１９はそれぞれ列アドレスラッチ、列デコーダ
でちる。２０．２１はそれぞれマルチプレクサｌ（１／
１２８セレクタ）、マルテプレクサ２（１／８　　セレ
クタ）である。２２は８ビツト幅の内部データバスで第
１図の１３に対応する。

２３はＤｉｎ端子につながるデータ入力バッファ回路、
２４はＤ　ｏｕｔ端子につながるデータ出カバソファ回
路である。通常動作時はＤｉｎ端子及びＤ　ｏｕｔ端子
を通じて１ビツト分のデータしか内部のメモリセルアレ
イ（ＢＯＮＢ７のいずれか１ブロツク）にデータをアク
セスできないが、テスト時には、アドレスピン８本を使
用して、データバス２２゜マルチプレクサ２ｏを介して
メモリセルアレイＢＯ〜Ｂ７に８ピントのデータ各ブロ
ックに１ビツトずつを同時にアクセスすることが可能に
なる。

以上の様な構成にすることにより第２図に示した１メガ
ＤＲＡＭの場合、従来に比較して約１／８のテスト時間
でテストすることが可能となる。しかもビン数の増加は
テスト制御信号ＴＥのみでパンケージング上ＮＯピンを
使えば問題はない。特別なテスト回路を必要とせずチッ
プ面積の増大もないという利点も有する。

発明の効果 以上述べてきた様に、本発明によれば、外部からテスト
制御信号を与えることにより、アドレスピンから任意の
データを内部のメモリセルに対して書き込み又は読み出
すことが可能であり、その結果メモリセルアレイを複数
個に分割して同時並列テストすることが可能となシテス
ト時間を短縮できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体メモリのアド
レス回路の回路図、第２図は同実施例のメモリにおける
チップ内ブロック図、第３図は同実施例のメモリの動作
を説明するだめのタイミング図である。 １．２．３・・・・・・アドレスピン、４ｔ７．１０・
・・・・・アドレス入力バッファ回路、５，８．１１．
２３・・・・・・データ入力バッファ回路、６，９，１
２．２４・・・・・・データ出力バッファ回路、１３．
２２・・・・・・データバス、１４・・・・・・データ
入出力制御回路、１６・・・・・・アドレス回路、１６
・・・・・・行アドレスラッチ、１７・・・・・・列ア
ドレスラッチ、１８・・・・・・行デコーダ、１９・・
・・・・列デコーダ、２０，２１・・・・・・マルチプ
レクサ、ＢＯ〜Ｂ７・・・・・・メモリセルアレイ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名代　
　　　　　　　　　　　　　　　　　　　　　　　　　
０〜

Claims (1)

【特許請求の範囲】
1. ＮビットのアドレスピンにつながるＮコのアドレス入力
   バッファ回路の入力部にそれぞれデータ入力バッファ回
   路とデータ出力バッファ回路を並列に具備せしめ、かつ
   、Ｎコの前記データ入力バッファ回路の出力と前記デー
   タ出力バッファ回路の入力を１本ずつ接続して、内部で
   Ｎビットのデータバスを形成せしめ、テスト制御信号を
   外部から入力した場合にのみ、前記Ｎビットのデータ入
   力バッファ回路及びデータ出力バッファ回路が動作し、
   Ｎビットのアドレスピンから任意のＮビットのデータを
   内部のメモリセルアレイに対して、前記Ｎビットのデー
   タバスを介して書き込み又は読み出しを行なうようにし
   た半導体メモリ。