JPS59119597A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59119597A JPS59119597A JP57228417A JP22841782A JPS59119597A JP S59119597 A JPS59119597 A JP S59119597A JP 57228417 A JP57228417 A JP 57228417A JP 22841782 A JP22841782 A JP 22841782A JP S59119597 A JPS59119597 A JP S59119597A
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- JP
- Japan
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- data
- memory cell
- read
- test mode
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は短時間で機能評価を行なうことが可能な半導体
記憶装置に関する。
記憶装置に関する。
（２）技術の背景
半導体記憶装置の容量は急速に増大しておシ、２５６Ｋ
ｂｉｔの容量をもつものさえ実用化されようとしている
。半導体記憶装置の容量が小さいうちは機能評価に要す
る時間はそれほど問題とされなかったが、記憶容量の増
大と共にその機能評価に要する時間も膨大なものとなっ
てきている。
ｂｉｔの容量をもつものさえ実用化されようとしている
。半導体記憶装置の容量が小さいうちは機能評価に要す
る時間はそれほど問題とされなかったが、記憶容量の増
大と共にその機能評価に要する時間も膨大なものとなっ
てきている。
（３）従来技術と問題点
第１図は従来の半導体記憶装置のブロック図である。図
中、ＭＣＡはメモリセルアレイ１．ＲＡＢはローアドレ
ス入力ハッファ、ＲＤはローデコーダ、ＣＧはコラムゲ
ート、ＣＤはコラムデコーダ、ｃＡＢはコラムアドレス
入方バッンア、ＤＢはデータバス、ＩＢはデータ入カバ
ソファ、ＯＢは出力バッファ、ＳＡ・ＷＡはセンスアン
プ及びライトアンプ、Ｄ・ＩＮは入力データ、Ｄ−ＯＵ
Ｔは出力データ、Ａｏ ＝ Ａ ＋ ｓはアドレス信号
である。
中、ＭＣＡはメモリセルアレイ１．ＲＡＢはローアドレ
ス入力ハッファ、ＲＤはローデコーダ、ＣＧはコラムゲ
ート、ＣＤはコラムデコーダ、ｃＡＢはコラムアドレス
入方バッンア、ＤＢはデータバス、ＩＢはデータ入カバ
ソファ、ＯＢは出力バッファ、ＳＡ・ＷＡはセンスアン
プ及びライトアンプ、Ｄ・ＩＮは入力データ、Ｄ−ＯＵ
Ｔは出力データ、Ａｏ ＝ Ａ ＋ ｓはアドレス信号
である。
作来の半導体記憶装置に於いては、アドレス信号が与え
られるとローデコーダＲＤ、 コラムデコーダＣＤＫ
出力によって選択されたメモリセルアレイＭＣＡ内の１
つのメモリセルに対してデータの書込み又は読出しが行
なわれる。この様な半導体記憶装置の機能評価は全ビッ
トにランダムにデータを書込み、読出しアドレスの順序
を様々に変えて読出しを行ない、所要のデータが読出さ
れるか否かを調べることによって行なわれている。例え
ば１００ ｎ５ｅｃの周期で動作させて、アドレスを０
→１→０→２→ Ｑ −＋ Ｈ−＋ Ｑ −＋ Ｑ→１
→２→１→３→ １→ｎ→１→０→１→１→２→３→２
→４→ →ｎ−＋ｎという様に操作して評価を行なう、
言わゆる二乗パターンでアドレスを操作した場合、容量
が１ ｂｉｔＸｌ ｋｗｏｒｄ ＲＡＭの場合け１００
ｎｓｅｃＸ（１０２４”十αυｘ０．１ｓｅｃであるが
Ｉ ｂｉ ｔＸ ６４ ｋｗｏｒｄとなると１００ｎｓ
ｅｃＸ（６５５３６２＋α２）ご４１０ ｓｅｃとなシ
、非常に多くの時間が必要とされる。尚、α重、α之は
実際の評価に入るまでの予備サイクルを示す。この様な
二乗パターンでアドレスを操作する以外に、評価時間を
短縮するための各種のアドレス操作の方法が考えられて
いるが、従来の半導体記憶装置では評価時間の短縮にも
限度がある。
られるとローデコーダＲＤ、 コラムデコーダＣＤＫ
出力によって選択されたメモリセルアレイＭＣＡ内の１
つのメモリセルに対してデータの書込み又は読出しが行
なわれる。この様な半導体記憶装置の機能評価は全ビッ
トにランダムにデータを書込み、読出しアドレスの順序
を様々に変えて読出しを行ない、所要のデータが読出さ
れるか否かを調べることによって行なわれている。例え
ば１００ ｎ５ｅｃの周期で動作させて、アドレスを０
→１→０→２→ Ｑ −＋ Ｈ−＋ Ｑ −＋ Ｑ→１
→２→１→３→ １→ｎ→１→０→１→１→２→３→２
→４→ →ｎ−＋ｎという様に操作して評価を行なう、
言わゆる二乗パターンでアドレスを操作した場合、容量
が１ ｂｉｔＸｌ ｋｗｏｒｄ ＲＡＭの場合け１００
ｎｓｅｃＸ（１０２４”十αυｘ０．１ｓｅｃであるが
Ｉ ｂｉ ｔＸ ６４ ｋｗｏｒｄとなると１００ｎｓ
ｅｃＸ（６５５３６２＋α２）ご４１０ ｓｅｃとなシ
、非常に多くの時間が必要とされる。尚、α重、α之は
実際の評価に入るまでの予備サイクルを示す。この様な
二乗パターンでアドレスを操作する以外に、評価時間を
短縮するための各種のアドレス操作の方法が考えられて
いるが、従来の半導体記憶装置では評価時間の短縮にも
限度がある。
（４） 発明の目的
本発明は、複数ｂｉｔを同時に評価することも可能な半
導体記憶装置を提供することによって上記の問題を大巾
に改善することを目的としている。
導体記憶装置を提供することによって上記の問題を大巾
に改善することを目的としている。
（５）発明の構成
上記の目的は、複数のメモリセルアレイと、それぞれの
該メモリセルアレイに対して設けられた複数の膚込み回
路及び読出し回路と、それぞれの該読出し回路の読出し
データと基準データとを比較する複数の比較回路と、複
数の該比較回路の出力が入力される不良検出回路と、通
常モードと試験モードを切換えるための制御信号を検出
する制御信号検出回路とを具備し、該通常モードではア
ドレス信号に従って全メモリセルアレイ内の単一のメモ
リセルに対してのみデータの紺込み、及び読出しを行な
い、該試験モードでは各メモリセルアレイに於いて各々
１つずつのメモリセルを同時に選択し、共通のデータを
同時に書込み、該比較回路は対応する該メモリセルアレ
イからの読出しデータと外部から与えられる基準データ
とを比較し、該不良検出回路は少なくとも１つの該比較
回路に於いて該読出しデータと該基準データとの不一致
が検出された場合には不良検出信号を外部に出力する様
にしたことを％徴とする半導体記憶装置によって達成さ
れる。
該メモリセルアレイに対して設けられた複数の膚込み回
路及び読出し回路と、それぞれの該読出し回路の読出し
データと基準データとを比較する複数の比較回路と、複
数の該比較回路の出力が入力される不良検出回路と、通
常モードと試験モードを切換えるための制御信号を検出
する制御信号検出回路とを具備し、該通常モードではア
ドレス信号に従って全メモリセルアレイ内の単一のメモ
リセルに対してのみデータの紺込み、及び読出しを行な
い、該試験モードでは各メモリセルアレイに於いて各々
１つずつのメモリセルを同時に選択し、共通のデータを
同時に書込み、該比較回路は対応する該メモリセルアレ
イからの読出しデータと外部から与えられる基準データ
とを比較し、該不良検出回路は少なくとも１つの該比較
回路に於いて該読出しデータと該基準データとの不一致
が検出された場合には不良検出信号を外部に出力する様
にしたことを％徴とする半導体記憶装置によって達成さ
れる。
（６）発明の実施例
以下、図を用いて本発明の実施例につき詳細に説明する
。第２図は本発明の一実施例を示すブロック図、第３図
は書込み時の動作タイミング図、第４図は読出し時の動
作タイミング図である。図はＭＣＡｌ−ＭＣＡ４は４分
割された各メモリセルアレイ、ＲＤはローデコーダ、Ｒ
ＡＢはローアドレス人カバッファ、ＣＤ１〜ＣＤ５はコ
ラムゲート、ＣＤ１〜ＣＤ５はコラムデコーダ、５Ａ−
ＷＡ／１〜４はセンスアンプ及びライトアンプ、ＣＡＢ
はコラムアドレス人力バッファ、ＣＭＰＩ〜４Ｉ／′ｉ
比較回路、ＦＤＥＴは不良検出回路、ＤＳＥＬはデータ
セレクタ、ＯＢは出力バッフハＩＢは入カパッフハＷＣ
ＮＴは書込制御回路、ＣＤＥＴは多重試験モード制御信
号検出回路、ｗＥはライトイネーブル信号、ＤＯＵＴは
出力データ、ＤＩＮは入力データ、ＣＴＳは制御信号、
Ａｏ−Ａ＋ａはアドレス信号を示す０尚、第３，４図に
於いてＡＤＤは第２図のＡ（１〜Ａ１ｍに対応している
。
。第２図は本発明の一実施例を示すブロック図、第３図
は書込み時の動作タイミング図、第４図は読出し時の動
作タイミング図である。図はＭＣＡｌ−ＭＣＡ４は４分
割された各メモリセルアレイ、ＲＤはローデコーダ、Ｒ
ＡＢはローアドレス人カバッファ、ＣＤ１〜ＣＤ５はコ
ラムゲート、ＣＤ１〜ＣＤ５はコラムデコーダ、５Ａ−
ＷＡ／１〜４はセンスアンプ及びライトアンプ、ＣＡＢ
はコラムアドレス人力バッファ、ＣＭＰＩ〜４Ｉ／′ｉ
比較回路、ＦＤＥＴは不良検出回路、ＤＳＥＬはデータ
セレクタ、ＯＢは出力バッフハＩＢは入カパッフハＷＣ
ＮＴは書込制御回路、ＣＤＥＴは多重試験モード制御信
号検出回路、ｗＥはライトイネーブル信号、ＤＯＵＴは
出力データ、ＤＩＮは入力データ、ＣＴＳは制御信号、
Ａｏ−Ａ＋ａはアドレス信号を示す０尚、第３，４図に
於いてＡＤＤは第２図のＡ（１〜Ａ１ｍに対応している
。
以下、第３，４図を用いて第２図に示す本発明にかかる
半導体記憶装置の動作の概略を説明する。
半導体記憶装置の動作の概略を説明する。
本実施例に於いて通常モード時は、従来と同様にローア
ドレス入力バッファＲＡＢＫローアドレスＡ ｏ ”’
−Ａ ６． コラムアドレス人力バッファＣ’ＡＢに
コラムアドレスＡ７〜Ａ１３を入力すると、ローデコー
ダＲＤ及びコラムデコーダＣＤの出力によってメモリセ
ルアレイＭＣＡ１−４内の１つのメモリセルのみが選択
されて、センスアンプ及びライトアンプＳ Ａ −ＷＡ
１〜４内の１つを介して選択されたメモリセルからの
データの読出し又は書込みが行なわれる。尚、読出し時
にはコラムデコーダ５の出力に応じて、５Ａ−ＷＡ１〜
４の出力がデータセレクタＤＳＥＬによって選択的に出
力バッ７アＯＢに接続される。
ドレス入力バッファＲＡＢＫローアドレスＡ ｏ ”’
−Ａ ６． コラムアドレス人力バッファＣ’ＡＢに
コラムアドレスＡ７〜Ａ１３を入力すると、ローデコー
ダＲＤ及びコラムデコーダＣＤの出力によってメモリセ
ルアレイＭＣＡ１−４内の１つのメモリセルのみが選択
されて、センスアンプ及びライトアンプＳ Ａ −ＷＡ
１〜４内の１つを介して選択されたメモリセルからの
データの読出し又は書込みが行なわれる。尚、読出し時
にはコラムデコーダ５の出力に応じて、５Ａ−ＷＡ１〜
４の出力がデータセレクタＤＳＥＬによって選択的に出
力バッ７アＯＢに接続される。
多重試験モード時は、ＡＩ、の電位を通常モード時の電
位よりも高くシ、これを制御信号とする。
位よりも高くシ、これを制御信号とする。
かかる制御信号はアドレスＡ １３に接続された制御信
号検出回路ＣＤＥＴで検出され、その検出出力によっ゛
てコラムアドレス人力バッファＣＡＢのＡ、２゜Ａｌｓ
に対応する出力はすべてローレベルに固定される。通常
モードではアドレスＡＩ！ｌ ＡＩ３の綴金せてメモ
リセルアレイＭＣＡ１−４内の１つのメモリセルが選択
されるが、多重試験モード時にはＡ、２゜Ａ １３が上
述の様に共にローレベルとなるので、アドレスＡ。〜Ａ
１１によりメモリセルを選択すると、メモリセルアレイ
ＭＣＡｌ〜ＭＣＡ４のそれぞれに於いて１つづつのメモ
リセルが同時に選択される。
号検出回路ＣＤＥＴで検出され、その検出出力によっ゛
てコラムアドレス人力バッファＣＡＢのＡ、２゜Ａｌｓ
に対応する出力はすべてローレベルに固定される。通常
モードではアドレスＡＩ！ｌ ＡＩ３の綴金せてメモ
リセルアレイＭＣＡ１−４内の１つのメモリセルが選択
されるが、多重試験モード時にはＡ、２゜Ａ １３が上
述の様に共にローレベルとなるので、アドレスＡ。〜Ａ
１１によりメモリセルを選択すると、メモリセルアレイ
ＭＣＡｌ〜ＭＣＡ４のそれぞれに於いて１つづつのメモ
リセルが同時に選択される。
従って多重試験モード時にライトイネーブル信号ＷＢを
ハイレベルとして、入力バッファＩＢにデータＤＩＮを
入力すると、メモリセルアレイＭＣＡ１〜４のそれぞれ
の選択されたメモリセルに共通のデータが同時に書込ま
れる。従って本発明によれば、従来の１７４の時間で全
メモリセルに対する書込みが終了する。
ハイレベルとして、入力バッファＩＢにデータＤＩＮを
入力すると、メモリセルアレイＭＣＡ１〜４のそれぞれ
の選択されたメモリセルに共通のデータが同時に書込ま
れる。従って本発明によれば、従来の１７４の時間で全
メモリセルに対する書込みが終了する。
次いで、読出しを行なう場合にはライトイネーブル信号
ＷＥをローレベルに戻し、ライトアンプを不活性化して
から、入カバソファＩＢに基準データを与える。かかる
基準データは、前述の書込みアドレスと書込デ・−夕と
の関係を記憶しているＩＣテスク（図示せず）から与え
られる０読出し時も書込み時と同様に多重試験モードに
於いては、４つのメモリセルアレイＭＣＡ１〜４から同
時にデータが読出される。読出されたデータは比較回路
ＣＭＰＩ〜４に於いてそれぞれ前記基準データと比較さ
れる。各比較回路ＣＭＰＩ〜４の出力は不良検出回路Ｆ
ＤＥＴに入力され、不良検出回路ＦＤＥＴは、４つの比
較回路ＣＭＰ１〜４のうち１つでも基準データの不一致
を示すものがあれば、不良検出信号ＦＳをデータセレク
タＤＳＥＬを介して、出力バッ７アＯＢから外部へ出力
する。尚、データセレクタＤＳＥＬでは、制御信号ＣＴ
Ｓが検出されている間は、各センスアンプと出力バッフ
ァＯＢとの間の径路を切断し、不良検出回路ＦＤＥＴの
出力ＦＳを出力バッファＯＢに入力する様に動作する。
ＷＥをローレベルに戻し、ライトアンプを不活性化して
から、入カバソファＩＢに基準データを与える。かかる
基準データは、前述の書込みアドレスと書込デ・−夕と
の関係を記憶しているＩＣテスク（図示せず）から与え
られる０読出し時も書込み時と同様に多重試験モードに
於いては、４つのメモリセルアレイＭＣＡ１〜４から同
時にデータが読出される。読出されたデータは比較回路
ＣＭＰＩ〜４に於いてそれぞれ前記基準データと比較さ
れる。各比較回路ＣＭＰＩ〜４の出力は不良検出回路Ｆ
ＤＥＴに入力され、不良検出回路ＦＤＥＴは、４つの比
較回路ＣＭＰ１〜４のうち１つでも基準データの不一致
を示すものがあれば、不良検出信号ＦＳをデータセレク
タＤＳＥＬを介して、出力バッ７アＯＢから外部へ出力
する。尚、データセレクタＤＳＥＬでは、制御信号ＣＴ
Ｓが検出されている間は、各センスアンプと出力バッフ
ァＯＢとの間の径路を切断し、不良検出回路ＦＤＥＴの
出力ＦＳを出力バッファＯＢに入力する様に動作する。
この様にして本実施例では４ ｂｉｔを同時に評価する
ことが可能となり、試験時間の大幅な短縮が可能である
。例えば前述の６４ ＫｂｌｔのＲＡＭのアドレスを二
乗パターンで読出し操作した場合を考えると評価時間は
、１００ｎＳｅＣ×（（６５５３６／４）２＋ａｓ）＝
２５．６ｓｅｃと１／１６の時間になる。尚、α３は前
述のα１．α、と同様のものである０実際には全ての機
能評価を複数ｂｉｔ同時書込み、読出しで行なえるもの
ではない０しかしながら多くの機能評価を複数ｂｉｔ同
時評価することは可能であシ、又、たとえ読出しを複数
ｂｉｔ同時に行ったのでは充分な評価ができない場合で
も書込みは複数ｂｉｔ同時に行なうことは可能な場合も
少なくなくその逆もある。つまり任意に該多重試験モー
ドを使用することにより総合的な評価時間を大巾に短縮
することは可能である０次に第２図に示す実施例の各部
の構成について説明する。第５図は多重試験モード時に
複数ｂｉ、を同時アクセスを可能とするコラムアドレス
メ“ ｉッファＣＡＢとその周辺のブロック図である。
ことが可能となり、試験時間の大幅な短縮が可能である
。例えば前述の６４ ＫｂｌｔのＲＡＭのアドレスを二
乗パターンで読出し操作した場合を考えると評価時間は
、１００ｎＳｅＣ×（（６５５３６／４）２＋ａｓ）＝
２５．６ｓｅｃと１／１６の時間になる。尚、α３は前
述のα１．α、と同様のものである０実際には全ての機
能評価を複数ｂｉｔ同時書込み、読出しで行なえるもの
ではない０しかしながら多くの機能評価を複数ｂｉｔ同
時評価することは可能であシ、又、たとえ読出しを複数
ｂｉｔ同時に行ったのでは充分な評価ができない場合で
も書込みは複数ｂｉｔ同時に行なうことは可能な場合も
少なくなくその逆もある。つまり任意に該多重試験モー
ドを使用することにより総合的な評価時間を大巾に短縮
することは可能である０次に第２図に示す実施例の各部
の構成について説明する。第５図は多重試験モード時に
複数ｂｉ、を同時アクセスを可能とするコラムアドレス
メ“ ｉッファＣＡＢとその周辺のブロック図である。
図中、Ｍｅはメモリセル、ＢＬ、ＢＬはビット線、ＷＬ
はワード線、ＳＡ１はセンスアンプ、ＷＥｌはライトア
ンプ、ＳＤはセンスデータ、ＷＤはライトデータ、Ｇ、
〜Ｇｎ９ｇｌ〜ｇ４はＮＯＲゲート、ＩＶはインバータ
である。尚、第２図と同一記号は同一＠３位を示し、第
５図に於いてはメモリセルアレイ。
はワード線、ＳＡ１はセンスアンプ、ＷＥｌはライトア
ンプ、ＳＤはセンスデータ、ＷＤはライトデータ、Ｇ、
〜Ｇｎ９ｇｌ〜ｇ４はＮＯＲゲート、ＩＶはインバータ
である。尚、第２図と同一記号は同一＠３位を示し、第
５図に於いてはメモリセルアレイ。
コラムゲートはＭＣＡｌ、ＣＧＩのみを示しである。
第５図に於いてコラムアドレス人カバソファは、アドレ
スＡ７〜Ａ１３を受け、Ａ７〜Ａ （３の相補信号を発
生１〜、かかる相補信号はコラムデコーダＣＤＩ内のＮ
ＯＲゲー）Ｇｌ〜Ｇｎに入力される。制御信号検出回路
ＣＤＥＴは、通常動作時の信号電圧レベルよシも高いし
きい値レベルを持つインバータＩＶを用いて構成され、
通常のレベルの信号が入力されている時にはその出力を
ハイレベルに保っている。従って、通常モードではＮＯ
Ｒゲートｇ、〜ｇ４の一方の入力端には全てローレベル
の電圧が与えられるのでｇ１〜ｇ４はＡ７〜Ａ １Ｈが
入力されるインバータと同じ様に働らく。コラムゲート
ＣＤＩ内のＮＯＲゲーゲート−ＧｎはＮＯＲゲーゲート
９ｇ３の出力が共にローレベルの時、すなわちＡ１２）
Ａ１３が共にローレベルの時のみＡ７〜Ａ １ 、の組
合せに応じて入力がすべてローレベルになったＮＯＲゲ
ートが選択信号を発生し、コラムゲート内の対応するト
ランスファゲートを開きＮ Ａ、、）、 Ａ１３０組
合せが上記以外の時はＧ Ｉ” Ｇ ｎの出力はすべて
ローレベルに固定され、ＭＣＡ１の選択は行なわれない
。従って適格モードではＡ １２ ＨＡ Ｈ３の組合せ
によって４つのメモリセルアレイＭＣＡ１−４内の１つ
が選択される。
スＡ７〜Ａ１３を受け、Ａ７〜Ａ （３の相補信号を発
生１〜、かかる相補信号はコラムデコーダＣＤＩ内のＮ
ＯＲゲー）Ｇｌ〜Ｇｎに入力される。制御信号検出回路
ＣＤＥＴは、通常動作時の信号電圧レベルよシも高いし
きい値レベルを持つインバータＩＶを用いて構成され、
通常のレベルの信号が入力されている時にはその出力を
ハイレベルに保っている。従って、通常モードではＮＯ
Ｒゲートｇ、〜ｇ４の一方の入力端には全てローレベル
の電圧が与えられるのでｇ１〜ｇ４はＡ７〜Ａ １Ｈが
入力されるインバータと同じ様に働らく。コラムゲート
ＣＤＩ内のＮＯＲゲーゲート−ＧｎはＮＯＲゲーゲート
９ｇ３の出力が共にローレベルの時、すなわちＡ１２）
Ａ１３が共にローレベルの時のみＡ７〜Ａ １ 、の組
合せに応じて入力がすべてローレベルになったＮＯＲゲ
ートが選択信号を発生し、コラムゲート内の対応するト
ランスファゲートを開きＮ Ａ、、）、 Ａ１３０組
合せが上記以外の時はＧ Ｉ” Ｇ ｎの出力はすべて
ローレベルに固定され、ＭＣＡ１の選択は行なわれない
。従って適格モードではＡ １２ ＨＡ Ｈ３の組合せ
によって４つのメモリセルアレイＭＣＡ１−４内の１つ
が選択される。
次に第３，４図に示す如＜Ａ、３の電圧をインバータＩ
Ｖのしきい値レベル以上にすると、■ｖの出力は反転し
、ＮｏＲゲートｇＩ〜ｇ４の一方の入力は全てハイレベ
ルとな’Ｉ、ｇ＋＋ｇｔの出力はＡ１．。
Ｖのしきい値レベル以上にすると、■ｖの出力は反転し
、ＮｏＲゲートｇＩ〜ｇ４の一方の入力は全てハイレベ
ルとな’Ｉ、ｇ＋＋ｇｔの出力はＡ１．。
Ａ４３にかかわらず強制的に全てローレベルに固定され
る。従って全てのコラムデコーダＣＤ１〜４内のＮＯＲ
ゲートはＡ７〜Ａ１．に応じて、コラムゲートＣＧ１〜
４に対して選択信号を発生可能となり、多重試験モード
にはいる。この状態でＷＥをローレベルにしてライトデ
ータＷＤを加えればＭＣＡＬ〜４内の選択されたメモリ
セルＭＣに同時にデータが書込まれ、ＷＥをハイとすれ
ばＭＣＡ １〜４それぞれから同時にセンスデータＳ−
Ｄが読出される。この様に通常モードでは単一のメモリ
セルＭＣに対してのみアクセスがなされ、多重試験モー
ドでは４ ｂｉｔ分のメモリセルが同時にアクセスされ
る。
る。従って全てのコラムデコーダＣＤ１〜４内のＮＯＲ
ゲートはＡ７〜Ａ１．に応じて、コラムゲートＣＧ１〜
４に対して選択信号を発生可能となり、多重試験モード
にはいる。この状態でＷＥをローレベルにしてライトデ
ータＷＤを加えればＭＣＡＬ〜４内の選択されたメモリ
セルＭＣに同時にデータが書込まれ、ＷＥをハイとすれ
ばＭＣＡ １〜４それぞれから同時にセンスデータＳ−
Ｄが読出される。この様に通常モードでは単一のメモリ
セルＭＣに対してのみアクセスがなされ、多重試験モー
ドでは４ ｂｉｔ分のメモリセルが同時にアクセスされ
る。
尚、多重試験モード制御信号検出回路ＣＤＥＴは第６図
に示す様にトランジスタＱ１〜Ｑ４より構成することが
でき、Ｑｔのチャネル部にイオン注入等によって不純物
を注入することによってＱｔのしきい値を変えればよい
。例えば通常の使用電圧が０〜７（ｖ）であればＱ、に
は１０（Ｖ）程度のしきい値をもたせれば良い。こうす
ることによシ多重試験モードへはＣＤＥＴの入力（八１
３）への印加電圧が少なくとも１０■を越えなければ移
行せず、通常モードと多重試験モードとを入力レベル上
で明確に区分できる。
に示す様にトランジスタＱ１〜Ｑ４より構成することが
でき、Ｑｔのチャネル部にイオン注入等によって不純物
を注入することによってＱｔのしきい値を変えればよい
。例えば通常の使用電圧が０〜７（ｖ）であればＱ、に
は１０（Ｖ）程度のしきい値をもたせれば良い。こうす
ることによシ多重試験モードへはＣＤＥＴの入力（八１
３）への印加電圧が少なくとも１０■を越えなければ移
行せず、通常モードと多重試験モードとを入力レベル上
で明確に区分できる。
第７図は比較回路及び不良検出回路の一例である。トラ
ンジスタＱ、〜Ｑ 、ＩはイクスクルーシブＯＲを形成
しており、センスデータＳＤと基準データであるＤＩＮ
が一致していればローレベルを出力し、一致していなけ
ればハイレベルを出力する。
ンジスタＱ、〜Ｑ 、ＩはイクスクルーシブＯＲを形成
しており、センスデータＳＤと基準データであるＤＩＮ
が一致していればローレベルを出力し、一致していなけ
ればハイレベルを出力する。
例えばＳＤがハイ、ＤＩＮがローであればＱ、、 Ｑｓ
はオンとなり、Ｑａ＋ Ｑｙ＋ Ｑｏはオフとなり出力
はハイレベルとなる。一方、Ｑ、２〜ＱＩ７はＮＯＲを
形成しており、比較回路ＣＭＰＩ〜４のうち１つでもハ
イレベルを出力しているものがあれば、すなわちＳＤと
ＤＩＨの不一致があればローレベルを出力する。尚、通
常モードではＣＴＳがロー々ので、その反転信号によっ
てＱ＋ａが導通しており、ＣＭＰ１〜４の出力にかかわ
らずＦＳはローレベルとなっている。
はオンとなり、Ｑａ＋ Ｑｙ＋ Ｑｏはオフとなり出力
はハイレベルとなる。一方、Ｑ、２〜ＱＩ７はＮＯＲを
形成しており、比較回路ＣＭＰＩ〜４のうち１つでもハ
イレベルを出力しているものがあれば、すなわちＳＤと
ＤＩＨの不一致があればローレベルを出力する。尚、通
常モードではＣＴＳがロー々ので、その反転信号によっ
てＱ＋ａが導通しており、ＣＭＰ１〜４の出力にかかわ
らずＦＳはローレベルとなっている。
第８図はデータセレクタＤＳＥＬの一例である。
図中、Ｇ１．〜ＧＩ４はＡＮＤグー）、ＧＩ５はＮＯＲ
ゲート、第２図と同一記号は同一部位を示す。通常モー
ドでは制御信号がＣＴＳ、不良検出信号ＦＳが共にロー
レベルなので、アドレス信号Ａ１ＨＡ１３の組合せに応
じて、コラムデコーダＣＤ５の出力によりＡＮＤゲート
ＧＩＩ％Ｇ、４が選択的に開いて各センスアンプの出力
ＳＤＩ〜ＳＤ４のうちいずれか１つがＮＯＲゲートｃｏ
ｇに入力され、ｃｐ５で反転されて出力バッファＯＢに
入力される。一方、試験モードではＣＴＳがハイレベル
なのでコラムデコーダＣＤ５の出力は全てローレベルと
なり、Ｇ７．〜Ｇ、２は閉じて、その出力は全てローレ
ベルとなる。不良が検出されなければ、ＦＳはハイレベ
ルであるからＮＯＲゲートＧ＋ａの出力はローレベルで
あり、もし不良があればＦＳはローレベルとな、！ｌ）
、Ｇ＋ａの出力はハイレベルとなる。従って入力バッフ
ァＩＢに基準データを入力すると共に、出力バッファＯ
Ｂの出力端を監視することで試験が行なわれる。
ゲート、第２図と同一記号は同一部位を示す。通常モー
ドでは制御信号がＣＴＳ、不良検出信号ＦＳが共にロー
レベルなので、アドレス信号Ａ１ＨＡ１３の組合せに応
じて、コラムデコーダＣＤ５の出力によりＡＮＤゲート
ＧＩＩ％Ｇ、４が選択的に開いて各センスアンプの出力
ＳＤＩ〜ＳＤ４のうちいずれか１つがＮＯＲゲートｃｏ
ｇに入力され、ｃｐ５で反転されて出力バッファＯＢに
入力される。一方、試験モードではＣＴＳがハイレベル
なのでコラムデコーダＣＤ５の出力は全てローレベルと
なり、Ｇ７．〜Ｇ、２は閉じて、その出力は全てローレ
ベルとなる。不良が検出されなければ、ＦＳはハイレベ
ルであるからＮＯＲゲートＧ＋ａの出力はローレベルで
あり、もし不良があればＦＳはローレベルとな、！ｌ）
、Ｇ＋ａの出力はハイレベルとなる。従って入力バッフ
ァＩＢに基準データを入力すると共に、出力バッファＯ
Ｂの出力端を監視することで試験が行なわれる。
尚、第２乃至８図に示した構成は一実施例であり、本発
明はかかる構成に限られるものではなく、２”ｂｉｔ（
ｎは整数）を同時評価する様にすることができれば良く
、ｎは必要に応じ任意に設定して良い。
明はかかる構成に限られるものではなく、２”ｂｉｔ（
ｎは整数）を同時評価する様にすることができれば良く
、ｎは必要に応じ任意に設定して良い。
（７）発明の効果
以上、説明した様に本発明によれば、半導体記憶装置の
評価時間を大幅に短縮することが可能であり、その効果
は同時に評価するｂｉｔ数を増す程大きくなシ半導体記
憶装置の記憶容量が増加した場合の機能評価時間増大を
防ぐ有効な手段の０・とつとなる。
評価時間を大幅に短縮することが可能であり、その効果
は同時に評価するｂｉｔ数を増す程大きくなシ半導体記
憶装置の記憶容量が増加した場合の機能評価時間増大を
防ぐ有効な手段の０・とつとなる。
第１図は従来の半導体記憶装置のブロック図、第２図は
本発明の一実施例を示すブロック図、第３図は書込み時
の動作タイミング図、第４図は読出し時の動作タイミン
グ図、第５図は多重試験モード時に複数ｂｉｔ同時アク
セスを可能とするコラムアドレス人力バッファとその周
辺のブロック図、第６図は多重試験モード制御信号検出
回路の一回路例を示す図、第７図は比較回路及び不良検
出回路の一例を示す図、第８図はデータセレクタの一例
を示す図である。
本発明の一実施例を示すブロック図、第３図は書込み時
の動作タイミング図、第４図は読出し時の動作タイミン
グ図、第５図は多重試験モード時に複数ｂｉｔ同時アク
セスを可能とするコラムアドレス人力バッファとその周
辺のブロック図、第６図は多重試験モード制御信号検出
回路の一回路例を示す図、第７図は比較回路及び不良検
出回路の一例を示す図、第８図はデータセレクタの一例
を示す図である。
ＭＣＡ１〜４ メモリセルアレイ、ＲＤ ローデコーダ
、ＲＡＢ ローアドレス入力バッファ、ＣＧ１〜４ 、
、、ｆｆ ラム’ｒ’ −）、ＣＤ１〜５ コラムデコ
ーダ、５Ａ−ＷＡ１〜４はセンスアンプ及びライトアン
プ、ＣＡＢ−＝＋ラム７）’Ｌ’ス入カバソファ、ＣＭ
Ｐ１〜４ 比較回路、ＦＤＥＴ・−不良検出回路、Ｉ）
ＳＥＬ データセレクタ、より 入力バッファ、ＯＢ
出力バッファ、ＣＤＥＴ 制御信号検出回路、ＷＣＮ
Ｔ 書込制御回路、ＷＥ ライトイネーブル信号、
ＤＩＮ 入力データ、Ｄ９ＵＴ 出力データ、ＣＴ
Ｓ 制御信号、Ａ０〜Ａ 、１ アドレス信号〇５
３
、ＲＡＢ ローアドレス入力バッファ、ＣＧ１〜４ 、
、、ｆｆ ラム’ｒ’ −）、ＣＤ１〜５ コラムデコ
ーダ、５Ａ−ＷＡ１〜４はセンスアンプ及びライトアン
プ、ＣＡＢ−＝＋ラム７）’Ｌ’ス入カバソファ、ＣＭ
Ｐ１〜４ 比較回路、ＦＤＥＴ・−不良検出回路、Ｉ）
ＳＥＬ データセレクタ、より 入力バッファ、ＯＢ
出力バッファ、ＣＤＥＴ 制御信号検出回路、ＷＣＮ
Ｔ 書込制御回路、ＷＥ ライトイネーブル信号、
ＤＩＮ 入力データ、Ｄ９ＵＴ 出力データ、ＣＴ
Ｓ 制御信号、Ａ０〜Ａ 、１ アドレス信号〇５
３
Claims (1)
- 【特許請求の範囲】 １）複数のメモリセルアレイと、それぞれの該メモリセ
ルアレイに対して設けられた複数の書込み回路及び読出
し回路と、それぞれの該読出し回路の読出しデータと基
準データとを比較する複数の比較回路と、複数の該比較
回路の出力が入力される不良検出回路と、通常モードと
試験モードを切換えるための制御信号を検出する制御信
号検出回路とを具備し、該通常モートニではアドレス信
号に従って全メモリセルアレイ内の単一のメモリセルに
対してのみデータの書込み、及び読出しを行ない、該試
験モードでは各メモリセルアレイに於いて各々１つずつ
のメモリセルを同時に選択し、共通のデータを同時に書
込み、該比較回路は対応する該メモリセルアレイからの
読出しデータと外部から与えられる基準データとを比較
し、該不良検出回路は少なくとも１つの該比較回路に於
いて該読出しデータと該基準データとの不一致が検出さ
れた場合には不良検出信号を外部に出力する様にしたこ
とを特徴とする半導体記憶装置。 ２）前記試験モードに於いては、前記下戸検出信号をデ
ータ出力用端子から出力する様にしたことを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。 ３）前記制御信号検出回路は前記通常モード時に印加さ
れる信号電圧よりも高いしきい値電圧を有
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228417A JPS59119597A (ja) | 1982-12-27 | 1982-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228417A JPS59119597A (ja) | 1982-12-27 | 1982-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119597A true JPS59119597A (ja) | 1984-07-10 |
| JPH047040B2 JPH047040B2 (ja) | 1992-02-07 |
Family
ID=16876145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228417A Granted JPS59119597A (ja) | 1982-12-27 | 1982-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119597A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158100A (ja) * | 1984-12-28 | 1986-07-17 | シーメンス、アクチエンゲゼルシヤフト | 集積半導体メモリ |
| JPS61158099A (ja) * | 1984-12-28 | 1986-07-17 | シーメンス、アクチエンゲゼルシヤフト | 集積半導体メモリ |
| JPS61220200A (ja) * | 1985-03-26 | 1986-09-30 | シーメンス、アクチエンゲゼルシヤフト | 半導体メモリの駆動方法および評価回路 |
| JPS621200A (ja) * | 1985-02-28 | 1987-01-07 | Nec Corp | 半導体メモリ |
| JPS6262500A (ja) * | 1985-09-11 | 1987-03-19 | シ−メンス、アクチエンゲゼルシヤフト | 集積半導体メモリ |
| JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JPS63102094A (ja) * | 1986-10-20 | 1988-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS63106997A (ja) * | 1986-10-08 | 1988-05-12 | シーメンス、アクチエンゲゼルシヤフト | メガビツト・メモリモジユールのテスト方法および装置 |
| JPS63211198A (ja) * | 1987-02-27 | 1988-09-02 | Hitachi Ltd | 半導体記憶装置 |
| JPH02180000A (ja) * | 1988-12-31 | 1990-07-12 | Samsung Electron Co Ltd | 高密度メモリのテスト用並列リード回路 |
| JPH0487925U (ja) * | 1990-12-18 | 1992-07-30 | ||
| JPH0492924U (ja) * | 1990-12-26 | 1992-08-12 | ||
| JPH0512520U (ja) * | 1991-07-30 | 1993-02-19 | 積水化学工業株式会社 | 折版屋根カバー材 |
Citations (4)
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| JPS57189397A (en) * | 1981-05-14 | 1982-11-20 | Toshiba Corp | Semiconductor storage device |
| JPS57203298A (en) * | 1981-06-09 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
-
1982
- 1982-12-27 JP JP57228417A patent/JPS59119597A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JP2894691B2 (ja) * | 1986-10-08 | 1999-05-24 | シーメンス、アクチエンゲゼルシヤフト | メガビツト・メモリモジユールのテスト方法および装置 |
| JPS63106997A (ja) * | 1986-10-08 | 1988-05-12 | シーメンス、アクチエンゲゼルシヤフト | メガビツト・メモリモジユールのテスト方法および装置 |
| JPS63102094A (ja) * | 1986-10-20 | 1988-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS63211198A (ja) * | 1987-02-27 | 1988-09-02 | Hitachi Ltd | 半導体記憶装置 |
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| JPH0487925U (ja) * | 1990-12-18 | 1992-07-30 | ||
| JPH0492924U (ja) * | 1990-12-26 | 1992-08-12 | ||
| JPH0512520U (ja) * | 1991-07-30 | 1993-02-19 | 積水化学工業株式会社 | 折版屋根カバー材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047040B2 (ja) | 1992-02-07 |
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