JPS6262500A - 集積半導体メモリ - Google Patents

集積半導体メモリ

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JPS6262500A
JPS6262500A JP61209804A JP20980486A JPS6262500A JP S6262500 A JPS6262500 A JP S6262500A JP 61209804 A JP61209804 A JP 61209804A JP 20980486 A JP20980486 A JP 20980486A JP S6262500 A JPS6262500 A JP S6262500A
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semiconductor memory
gate
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ハンス、ペーター、フクス
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)
  • Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
  • Chemical And Physical Treatments For Wood And The Like (AREA)
  • Polysaccharides And Polysaccharide Derivatives (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｎ１ｌｌの互いに等しいメモリセル領域と、
メモリセル領域へのメモリデータの書き込みまたはそれ
らからの読み出しのためのｎ−ｎ本のデータ線と、各々
がそれらに対応付けられているデータ入力端子に与えら
れており半導体メモリ内に書き込むべきメモリデータを
アドレス指定データに関係してそれらに付属のｎ本のデ
ータ線の１つに与えるｍ個の第１のデータ経路切換器と
、各々がそれぞれｎ本のデータ線上に与えられているメ
モリデータの読み出しの際にアドレス指定データに関係
してｎ本のデータ線の１つを選択しかつ１つの出力端を
介して１つの付属のデータ出力端子に与えるｍ個の第２
のデータ経路切換器とを有する集積半導体メモリに関す
る・ 〔従来の技術〕 上記の種類の集積半導体メモリはたとえば米国電気電子
学会国際固体回路会ｆｉ１９８１年、第８４〜８５頁お
よび雑誌「エレクトロニク（Ｅｌｅｋｔｒ。
ｎ１ｋ）Ｊ第１５号、１９８２年７月３０日、第２７〜
３０頁から公知である。この種の半導体メモリにおいて
、ユーザーに対してデータ入出力用の１ビツト幅のデー
タインタフェースを有する全メモリ範囲をｎ個の互いに
等しいセル領域に分割することは公知である。そのため
に、メモリ内部で各セル領域に１つの固有のデータ線を
対応付け、それらすべてを第１のデータ経路切換器を介
して１つのデータ入力端子と接続するのが通常である。
作動の際に、ｎ本のデータ線のどれがデータ入力端子に
接続されるべきかの選択は相応の数の最上位のアドレス
入力を介して行われる。それと類似してｎ本のデータ線
は１つのデータ出力端子と第２のデータ経路切換器を介
して接続されている。
ｎの値は偶数である。ｎの値はさらに所望のセル領域の
数に等しく、また半導体メモリを公知のようにアドレス
指定するアドレス入力端に簡単なアドレス信号、すなわ
ちいわゆるＸアドレスまたはＹアドレスのみが与えられ
るか、半導体メモリの１つのクロック問期内に次々にＸ
アドレスもＹアドレスも含まれている（アドレス多重化
）かに関係する。この場合にはｎは４で除算可能な数で
しかあり得ない。
さらに、データ入出力用に１ビツトよりも大きい幅のデ
ータインタフェースを有する半導体メモリも公知である
。典型的な組織形態はｍｘ４．８および９ビツトの幅の
データインタフェースである。このように構成された半
導体メモリは集積回路技術の進歩に伴いますます多くの
メモリセルを含んでいる。しかし、半導体メモリあたり
のメモリセルの増大はそのメーカーにおいても通常いわ
ゆる“受は入れ検査”を行うユーザーにおいても半導体
メモリの試験（テスト）のための時間、手間および経費
を増大させる。テスト用に特別な試験パターンを必要と
するので、テストに必要な時間はメモリセルの増大と共
に指数関数的に増大する。この理由から、使用される試
験パターンの効率を減することなく試験時間を顕著に短
縮することが望ましい。集積回路の複数の半導体チップ
またはモジュールを並列に１つの自動試験装置によりテ
ストすることにより試験時間は確かに顕著に短縮された
が、そのために必要な機械的費用（ウェーハ面上の試験
探針、モジュール面上のケーブル付き測定枠）は非常に
大きかった。さらに既存の試験プログラムを複雑な仕方
で適合させなければならない。
〔発明が解決しようとする問題点〕
本発明の目的は、使用される試験パターンの効率を損な
うことな（試験時間を顕著に短縮し得る集積半導体メモ
リを提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載の集積半導体メモリにより達成される０本発明の基
本思想は、半導体メモリを、一方では（常時は）通常の
ように作動させ得るが、他方では（テスト時は）半導体
メモリの部分範囲をメモリ内部で並列に接続しかつ読み
出されたデータも場合によっては生じた不良も測定技術
的にメモリ端子（メモリパッド、メモリピン）において
検出し得るように構成することである。
本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている０本発明は、なかんず（ＤＲＡＭおよび
ＳＲＡＭにもＥＰＲＯＭおよびＥＥＰＲＯＭにも応用可
能である。
〔実施例〕
以下、図面ににより本発明を一層詳細に説明する。
第１図によれば、ｍ−１のデータ入力端子ＤＩおよびｍ
−１のデータ出力端子り。を有する本発明による半導体
メモリはｎ＝＝ｇ４の互いに等しいセ小領域ＺＦを含ん
でいる（たとえばメモリセルの全数が１０２４に一１ビ
ツト−ＩＭ・１ビツトの“メガビット”メモリでは、こ
れはｎ＝４では各２５６に弓ビットの４つのセル領域Ｚ
Ｆを生する）、各セル領域ＺＦにｎ本のデータ線ＤＬの
１つがそれぞれ接続されている。これらはセル領域ＺＦ
への情報の書き込みまたはそれらの読み出しの役割をす
る。公知のようにこれらのｎ＝４のデータ線ＤＬは第１
のデータ経路切換器ＤＷＩを介してデータ入力端子ＤＩ
と接続されている。メモリへの情報の書き込みのために
特定のアドレス情報、すなわち存在するアドレス端子の
最上位（ＡＸ）にあるアドレス指定信号Ａによる第１の
データ経路切換器ＤＷＩの駆動により正常作動時にデー
タ入力端子ＤＩに与えられている情報がｎｗａ　４の存
在するデータ線ＤＬの１つに接続され、そこから相応の
セル領域ＺＦに書き込まれる。それに相応してデータ線
ＤＬは第２のデータ経路切換器ＤＷ２を介してデータ出
力端子ＤＯと接続されている。これはアドレス指定によ
り第１のデータ経路切換器ＤＷＩと同様に駆動され、ｎ
本のデータ線ＤＬの１つをデータ出力端子Ｄｏに接続す
る。
本発明による半導体メモリの以上に記載した部分はそれ
自体は既に公知である。それらはたとえば、いわゆる“
ニップル−モード゛動作を可能にする半導体メモリに応
用される。
さて本発明による半導体メモリは有利な仕方で第１のデ
ータ経路切換器ＤＷＩに対して並列に第３のデータ経路
切換器ＤＷ３を含んでおり、それによりテスト動作時に
データ入力端子り、に与えられている情報が同時にすべ
てのｎ−４のデータ線ＤＬに与えられる。第３のデータ
経路切換器ＤＷ３はたとえばｎ−４の並列に接続された
トランジスタを含んでおり、それらのドレイン−ソース
間の一方の側は共通にデータ入力端子り、に接続されて
おり、また他方の側は各１つのデータ線ＤＬに接続され
ている。第３のデータ経路切換器ＤＷ３のトランジスタ
はそのゲートで制御信号Ｐにより駆動される。制御信号
Ｐの発生については後で説明する。この第３のデータ経
路切換器ＤＷ３を介して情報をセル領域ＺＦ内に書き込
むと、これらのセル領域ＺＦは互いに同一の情報を含む
。
いまテスト動作時にセル領域ＺＦの各々を１つの固有の
メモリ　（試験対象）とみなすと、アドレス指定により
１つのセル領域ＺＦに適合されていなければならない（
テスト）情報を同時に並列にすべてのセル領域ＺＦ内に
書き込むことができる。
第３のデータ経路切換器ＤＷ３を能動化する制御信号Ｐ
は種々の仕方で得られる。第３図による実施例では、テ
スト時に１つの別の端子ＴＡにテスト信号が一定電位（
たとえば論理“１”）の形で与えられる。正常作動時は
、たとえば論理“Ｏ”の値を有する一定の電位が与えら
れ、もしくは端子ＴＡが接続されない状態に留まる。こ
うして発生゛されて直接に端子ＴＡから取出され得る制
御信号Ｐはなかんずく第３のデータ経路切換器ＤＷ３の
ゲートを、そのトランジスタを導通させるように駆動す
る。この実施例は一方では、そのほかにも半導体メモリ
の駆動のために使用される電位値（たとえばＴＴＬ”レ
ベル）を選択し得るという利点を有する。しかし他方で
は、端子ＴＡのために追加的な端子が必要とされ、この
端子の追加は場合によっては半導体メモリのケース寸法
により制約されて意のままにならない。
第１図中に示されている他の実施例では、そのほかに正
常作動にも利用される１つの端子が共用される。最も通
した端子としては、アドレス情報、特に（現在通常のア
ドレス多重化法における）最上位のＸまたはＹまたはＸ
／Ｙ情報による半導体メモリの駆動に使用される端子が
共用される。正常作動時には現在通常の半導体メモリに
おけるこのような端子にたとえばＯｖの論理“０”レベ
ルおよび５ｖの論理“１”レベルを有する（最上位の）
アドレス信号Ａが与えられる。本発明による半導体メモ
リの第１図の実施例では、この端子はＡＸで示されてい
る。この端子に正常作動時には最上位のＸ／Ｙアドレス
情報が与えられている。
テ、スト作動のためには、たとえば通常アドレス端子Ａ
Ｘに与えられるアドレス信号Ａの論理“ｌ”レベルより
も明白に高い電位、たとえばＩＯＶの電位が与えられる
。後に接続されている弁別回路ＤＳがこの与えられた電
位を認識して、半導体メモリの内部で制御信号Ｐを発生
する。弁別回路ＤＳはそれ自体は公知の形態、たとえば
しきい値スイッチである。公知のしきい値スイッチはた
とえばドイツ連邦共和国特許出願公開第３０３０８５２
号および第３３１８５６４号公報に記載されている。し
かし公知の他の形態のしきい値スイッチを使用すること
も考えられる。
さらに本発明による半導体メモリはｍ個の互いに等しい
評価回路ＡＳをも含んでいる（ｍ−データ入出力用のデ
ータインタフェースの幅）。
これらの各評価回路ＡＳの役割は、半導体メモリからの
読み出しの際にそれぞれの評価回路ＡＳに対応付けられ
ているｎ本のデータ線ＤＬ上に与えられている情報を受
は入れ、これらの情報のすべてが互いに等しい場合（先
に行われたセル領域ＺＦ内への並列記憶に基づいて“良
好な場合”に相当する）には出力端Ａ　Ｕ　Ｓ　Ｔｅ３
．を介してこれらの情報をデータ出力端子り、に伝達し
、またこれらのデータが互いに等しくない場合（不良の
場合）にはその出力信号ＡＵＳＴｅＳｔを高抵抗状態に
置き換えることである。それによりデータ出力端子り、
は高抵抗状態になり、このことをたとえばデータ出力端
子り、に接続されている自動試験装置が誤りとして認識
する。
いま半導体メモリのテストの間に半導体メモリニ与工ら
れている試験パターンに基づいてデータ出力端子り、に
おける論理“ｌ”が読み出される情報として期待される
と、次の３つの場合が可能である。
ａ）すべてのセル領域Ｚ　Ｆ’が正しく機能している、
ｎ−４のデータ線ＤＬの各々がその対応付けられている
セル領域ＺＦのまさに駆動されているメモリセルから論
理″ｌ°を受け、それを評価回路ＡＳがデータ出力端子
り、に伝達し、またそれが自動試験装置により“良好”
として認識される。
ｂ）すべてのセル領域ＺＦがまさに駆動されているメモ
リセルにおいて故障している（個別不良とはとうてい考
えられず、一般に半導体メモリの全故障）、データ線Ｄ
Ｌを介して論理″ｏ”信号のみが読み出され、それらを
評価回路Ａｓは不良として認識せず、従って論理“０゛
としてデータ出力端子Ｄｏに伝達するが、自動試験装置
が不良として認識する。
Ｃ）１ないしｎ−１個のセル領域ＺＦが不良のアドレス
指定されたメモリセルを含む、評価回路Ａｓがこれを認
識し、その出力信号Ａ　Ｕ　Ｓ　７ｅｓ６を高抵抗状態
に置き換え、またそれによりデータ出力端子Ｄｏを高抵
抗状態に置き換える。自動試験装置が不良を認識する。
それに対してデータ出力端子Ｄｏに論理“０”が期待さ
れる場合にも、上記の進行は、期待される情報が論理“
ｌ”である場合と実質的に同一である。
評価回路ＡＳの１つの有利な実施態様が第２図中に示さ
れている。これについて以下に説明する。
第１のアンドゲートＧ１はｎｍ４の入力端を有する。こ
れらはｎｍ４のデータ線ＤＬと接続されている。第２の
アンドゲートＧ２は第１のアンドゲートＣ１に入力側で
並列に接続されている。しかし、それらの同じくｎ！４
の入力端は否定されているので、第２のアンドゲートＧ
２はノア回路のように作用する。第１のアンドゲートＧ
ｌはその出力端に、すべてのデータ線ＤＬが論理“１″
にあるときのみ、論理“１”を生ずる。同様のことが第
２のアンドゲートＧ２にもあてはまる（その出力端は、
すべてのデータ線ＤＬが論理“０”にあるときのみ、論
理“１”を生ずる）。
評価回路Ａｓはさらに、たとえばセット入力端Ｓ１リセ
ツト入力端Ｒおよび出力端Ｑを有するＲＳフリップフロ
ップの形態の第１のフリップフロップＦＦＩを含んでい
る。セット入力端Ｓは第１のアンドゲートＧｌの出力端
と接続されており、第１のアントゲ−１−Ｇｌのすべて
の入力端に論理“１″が与えられているときに、第１の
フリップフロップＦＦＩの出力端を論理“１°にセット
する。同様にリセット入力端Ｒは第２のアンドゲートＧ
２の出力端と接続されている。従って、その出力端は、
すべてのｎ＝１ｌ＋　４のデータ線ＤＬが論理″ｌ“に
あるときにセットされ、またすべてのｎ−４のデータ線
ＤＬが論理“０”にあるときにリセットされる。不良の
場合にはこの条件は存在せず、第１のフリップフロップ
ＦＦＩはその出力を変化しない。
第１のフリップフロップＦＦＩの両入力端への接続と並
列に両アンドゲートＧ１、Ｇ２の出力端は否定された形
態で第３のアンドゲートＧ３に接続されている。これは
同じくノア回路として作用する。第３のアンドゲートＧ
３の出力端は、不良が存在するときのみ、すなわちすべ
てのｎ−４のデータ線ＤＬが同一の論理レベル（“０”
または６１”）を有していないときのみ、論理“１”に
ある、この不良の場合には、第３のアンドゲートの出力
が、第１のフリップフロップＦＦＩと同一の構成であっ
てよい第２のフリップフロップＦＦ２をそのリセット入
力端Ｒを介してリセットする。
第２のフリップフロップＦＦ２はセット入力端Ｓとして
構成されている別の入力端をも有する。この入力端はセ
ット回路ＳＳにより制御される。
第２のフリップフロップＦＦ２は、セット入力端Ｓによ
り論理“１′″に、またリセット入力端Ｒにより論理“
０”にセットされる出力端Ｑを有する。リセット入力端
Ｒは常に不良の場合に能動化されるので、下記のように
言うこともできる。第２のフリップフロップＦＦ２の出
力端Ｑは不良の場合に（論理″０″に）リセットされ、
不良でない場合にはく論理１１”に）セットされている
。
第１のフリップフロップＦＦＩの出力端Ｑはトランジス
タＴのソース端子と接続されている。第２のフリップフ
ロップＦＦ２の出力端ＱはトランジスタＴのゲートと接
続されている。トランジスタＴのドレインに評価回路Ａ
Ｓの出力信号ＡＵＳ〒ｅｓｔが生ずる。たとえばトラン
ジスタがｎチャネル・エンハンスメント形式であると仮
定すると、このトランジスタは、第２のフリップフロッ
プＦＦ２がセットされている（＝論理１１″）ときには
常に導通状態にある。この場合、第１のフリップフロッ
プＦＦＩの出力端に生じている信号は評価回路ＡＳの出
力信号ＡＵＳｔｅｓｔとしてデータ出力端子り、に伝達
される。第２のフリップフロップＦＦ２の出力端が、認
識された誤りに基づいて、前記のように、リセットされ
ていれば（−論理“０”）、トランジスタＴは遮断され
、また評価回路ＡＳの出力信号ＡＵＳ　　　　はその高
抵抗〒ｅＳｔ 状態を占める。
その出力端により第２のフリップフロップＦＦ２のセッ
ト入力端Ｓを形成するセット回路ＳＳは、誤りが評価回
路ＡＳにより認識されないかぎり、トランジスタＴの導
通を容易にすべきである。
このことは、各クロック周期ＴＰの間にその開始と同時
に半導体メモリ内にいずれにせよ存在するマシンクロッ
クＣＬＫが第２のフリップフロップＦＦ２のセット入力
端Ｓに与えられることにより行われる。それによってセ
ット回路ＳＳは実際上マシンクロックＣＬＫの供給を省
略される。もちろん、マシンクロックＣＬＫをセット回
路ＳＳに外部からモジュール端子を介して、たとえば接
続されている自動試験装置から供給することも可能であ
る。
しかし、マシンクロックＣＬＫをクロック周期ＴＰの終
了時に初めて、すなわち自動試験装置内で評価が行われ
た後にいわば次回のクロック周期ＴＰに対する準備とし
て供給することも可能で゛ある（第７図参照）、シかし
、その場合には、制御信号Ｐの能動化後に直ちに、また
場合によっては半導体メモリへの供給電圧の印加後に直
ちに、第２のフリップフロップＦＦ２をセットする必要
がある。このことは、第２図中に示されているように、
制御信号Ｐが通常の微分回路ＤＧを介してオアゲートＧ
５の一方の入力端に与えられ、その他方の入力端がマシ
ンクロックＣＬＫと接続されていることにより達成され
得る。この場合、同時にセット回路ＳＳの出力端でもあ
るオアゲートＧ５の出力端が第２のフリップフロップＦ
Ｆ２のセット入力端Ｓとして作用し、その出力端を各ク
ロックサイクルＴＰにおいてセットする。
評価回路Ａｓにより誤りが認識される場合には、前記の
ように、第２のフリップフロップＦＦ２のリセット入力
端Ｒを介してその出力端がリセットされ（寓論理１０′
″）、従ってトランジスタＴは遮断される。それによっ
て出力信号Ａ　ＴＪ　Ｓ　ｔｅ５ｔは高抵抗状態になり
、その結果としてデータ出力端子も高抵抗状態を占める
。
第８図には評価回路Ａｓの別の有利な実施例が示されて
いる。この評価回路ＡＳは第２図による実施例にくらべ
て回路技術的に大幅に簡単化されている。この評価、回
路ＡＳは、第２図による実施例から既に知られている両
アンドゲートＧ１およびＧ２およびトランジスタＴとな
らんで、ただ１つのオアゲートＯＧを含んでいる。トラ
ンジスタＴのソースは直接に第１のアンドゲートＧ１の
出力端と接続されている。トランジスタＴのドレインに
同じく出力信号Ａ　Ｕ　Ｓ　”ｅｓｔが生ずる。トラン
ジスタＴのゲートはオアゲートＯＧの出力端と接続され
ている。オアゲートＯＧの各１つの入力端は両アンドゲ
ートＧｌ、Ｇ２の出力端と接続されている。
評価回路Ａｓのこの有利な実施例の作動の仕方は非常に
簡単である： ケース１）：すぺでのｎ本のデータ線ＤＬに論理“ｌ”
が与えられている： 第１のアンドゲートＧ１および第２のアンドゲートＧ２
の出力端は論理“１”にあり、同様にオアゲー）ＯＧの
出力端も論理“１”にある、それによりトランジスタＴ
は導通状態にされ、信号ＡＵＳＴｅ≦ｔの値は論理“ｌ
”となる。
ケース２）：すべてのｎ本のデータ線ＤＬに論理“０”
が与えられている： 第１のアンドゲートＧｌの出力端は論理１０“にあるが
、第２のアンドゲートＧ２の出力端は論理“ｌ”にある
、それによってオアゲートＯＧの出力端は論理“１”に
あり、トランジスタＴは導通状態にされ、信号ＡＵＳｖ
ｅ５％の値は論理“Ｏ”となる。
ケース３）：ｎ本のデータ線ＤＬのうちｌないしｎ−１
のデータ線ＤＬに残りのデータ線ＤＬにおける論理値と
は異なる論理値が与えられている：両アンドゲートＧｌ
、Ｇ２の出力端は論理′０”にある、その結果としてオ
アゲートＯＧの出力端も論理″０”にある、すなわちト
ランジスタＴは遮断されている。しかし、それによって
出力信号Ａ　Ｕ　Ｓ　ｔｅｓｔは規定どおりその高抵抗
状態を占める。
第１図による本発明の実施例は有利な仕方でデータイン
タフェースの幅ｍのビットあたり１つの第４のデータ経
路切換器ＤＷ４を有する。このデータ経路切換器ＤＷ４
は１、正常作動時にはそれぞれ第２のデータ経路切換器
ＤＷ２から与えられる情＠Ａ　Ｕ　Ｓ　Ｎ　ｏ□をそれ
ぞれデータ出力端子り。
に接続し、またテスト作動時にはその代わりにそれぞれ
の評価回路ＡＳの出力Ａ　Ｕ　Ｓ　Ｔ、８．をデータ出
力端子Ｄｏに接続する役割をする。この目的で各第４の
データ経路切換器ＤＷ４は２個のトランジスタを含んで
いる。それらのドレイン端子は共通に付属のデータ出力
端子Ｄｏと接続されている。一方のトランジスタのソー
ス端子は第２のデータ経路切換器ＤＷ２の出力端と接続
されており、他方のトランジスタのソース端子は評価回
路ＡＳの出力端と接続されている。一方のトランジスタ
はそのゲートで制御信号Ｐに対して相補性の信号Ｐによ
り駆動され、他方のトランジスタはそのゲートで制御信
号Ｐにより駆動される。それにょうて、選択的に第２の
データ経路切換器ＤＷ２の出力端または評価回路ＡＳの
出力端をデータ出力端子Ｄｏに接続することが可能であ
る。
しかし、他の実施例では、第２のデー゛夕経路切換器Ｄ
Ｗ２の各々の出力端を直接に付属のデータ出力端子り、
に接続し、また評価回路ＡＳの出力端を同じく直接に試
験端子として設けられている固有の端子ＰＡに接続する
ことも可能である。この実施例は第４図に示されている
。
第５図には、ｎ−＝４のセル領域ＺＦの代わりにｎ−８
のセル領域ＺＦが使用される本発明による半導体メモリ
の実施例が示されている。半導体メモリの機能は第１図
の実施例で説明した機能と同一である。しかし、テスト
作動時にテスト時間が一層短縮される。
第６図には、再びｎｍ４のセル領域ＺＦが使用されてい
るが、データインタフェースにおいてｍ−２ビツトの幅
を有する本発明による半導体メモリの実施例が示されて
いる。半導体メモリの機能は第１図の実施例で説明した
機能と同一である。
ただし、それぞれ２つの第１のデータ経路切換器ＤＷｌ
、第２のデータ経路切換器ＤＷ２、第３のデータ経路切
換畢ＤＷ３、第４のデータ経路切換器ＤＷ４、セル領域
ＺＦおよび評価回路ＡＳがそれぞれ互いに並列にかつ互
いに独立に作動する。
ｍ−ｍ　２ビツトのデータインタフェースが互いに独立
の情報を導くという事実を明らかにするため、符号Ｄ　
１．　ＤｏＳＡＵＳ　ｔ６５ｚ　、ＡＵＳＮｏｒｒｒｙ
の代わりにＤＩ　ｌ５Ｄｏ　ｌ５Ｄｌ　２、ＤＣ２、Ａ
ＵＳ　”ｅｓｔ　１　、Ａ　Ｕ　Ｓ　Ｔｅ５ｔ２、Ａ　
Ｕ　Ｓ　５（ｙＩＢ　ｓおよびＡＵＳＮ、、工２が選ば
れている。
本発明の他の種々の実施態様が特に評価回路ＡＳにおい
ても可能である。それらはすべて本発明の範囲内にある
。なぜならば、本発明の基礎となっている課題または本
発明の思想から通説することなく以上に説明した論理回
路を変形することは当業者にとって容易であるからであ
る。
【図面の簡単な説明】
第１図は本発明の第１の実施例のブロック回路図・第２
図は評価回路の特別な実施例の回路図、第３図は本発明
の第２の実施例のブロック回路図、第４図は本発明の第
３の実施例のブロック回路図、第５図は８つのセル領域
を有するメモリに応用された本発明の第１の実施例のブ
ロック回路図、第６図は２ビツト幅のデータインタフェ
ースを有す８図は評価回路ＡＳの他の有利な実施例の回
路図である。 Ａ・・・アドレス信号、Ａｓ・・・評価回路、ＡＵＳＴ
ｅｓｔ。 ・・・出力信号、ＣＬＫ・・・マシンクロック、ＤＣ・
・・微分回路、Ｄ、・・・データ入力端子、Ｄｏ・・・
データ出力端子、ＤＬ・・・データ線、Ｏ３・・・弁別
回路、ＤＷ１〜４・・・データ経路切換器、ＦＦｉ　Ｆ
Ｆ２・・・フリップフロップ、Ｇ１、Ｇ２・・・アンド
ゲート、ＯＧ・・・オアゲート、Ｐ・・・制御信号、Ｒ
・・・リセット入力端、Ｓ・・・セット入力端、ＳＳ・
・・セット回路、ＺＦ・・・メモリセル領域。 ＦＩＧ　１ ＦＩＧ　２ ＦＩＧ　３ ＦＩＧ　４ ＦＩＧ　５ ＦＩＧ　７

Claims (1)

  1. 【特許請求の範囲】 １）ｎ個の互いに等しいメモリセル領域（ＺＦ）と、メ
    モリセル領域（ＺＦ）への書き込みまたはそれらからの
    読み出しのためのｎ・ｍ本のデータ線（ＤＬ）と、各々
    がそれらに対応付けられているデータ入力端子（Ｄ＿１
    ）に与えられており半導体メモリ内に書き込むべきメモ
    リデータをアドレス指定データに関係してそれらに付属
    のｎ本のデータ線（ＤＬ）の１つに与えるｍ個の第１の
    データ経路切換器（ＤＷ１）と、各々がそれぞれｎ本の
    データ線（ＤＬ）上に与えられているメモリデータの読
    み出しの際にアドレス指定データに関係してｎ本のデー
    タ線（ＤＬ）の１つを選択しかつ１つの出力端を介して
    １つの付属のデータ出力端子（Ｄ＿０）に与えるｍ個の
    第２のデータ経路切換器（ＤＷ２）とを有する集積半導
    体メモリにおいて、ｎ・ｍ本のデータ線（ＤＬ）のそれ
    ぞれｎ本にそれぞれの第２のデータ経路切換器（ＤＷ２
    ）に対して並列に１つの評価回路（ＡＳ）が接続されて
    おり、この評価回路（ＡＳ）の出力信号（ＡＵＳ＿Ｔ＿
    ｅ＿ｓ＿ｔ）はメモリセル領域（ＺＦ）から読み出され
    たメモリデータを含んでおり、もしくは少なくとも１つ
    および多くてもｎ−１の誤ったメモリデータの生起の場
    合には高抵抗状態を有し、ｍ個のデータ出力端子（Ｄ＿
    １）の各々とｎ・ｍ本のデータ線（ＤＬ）のうちの付属
    のｎ本との間にそれぞれの第１のデータ経路切換器（Ｄ
    Ｗ１）に対して並列に１つの第３のデータ経路切換器（
    ＤＷ３）が接続されており、この第３のデータ経路切換
    器（ＤＷ３）が制御信号（Ｐ）に関係して半導体メモリ
    内に書き込むべきメモリデータを並列にすべてのｎ本の
    データ線（ＤＬ）に与え、ｍ個のデータ出力端子（Ｄ＿
    ０）の各々の前に１つの第４のデータ経路切換器（ＤＷ
    ４）が接続されており、この第４のデータ経路切換器（
    ＤＷ４）が制御信号（Ｐ）およびそれに対して相補性の
    信号（＠Ｐ＠）に関係して第２のデータ経路切換器（Ｄ
    Ｗ２）により選択されたメモリデータ（ＡＵＳ＿Ｎ＿ｏ
    ＿ｒ＿ｍ）もしくは評価回路（ＡＳ）により発生された
    出力信号（ＡＵＳ＿Ｔ＿ｅ＿ｓ＿ｔ）をデータ出力端子
    （Ｄ＿０）に通し、その際に評価回路（ＡＳ）から発生
    された出力信号（ＡＵＳ＿Ｔ＿ｅ＿ｓ＿ｔ）が高抵抗状
    態を有する場合にはデータ出力端子（Ｄ＿０）も高抵抗
    状態を有し、また制御信号（Ｐ）用として別の端子（Ａ
    ｘ；ＴＡ）が設けられていることを特徴とする集積半導
    体メモリ。 ２）各評価回路（ＡＳ）がメモリセル領域（ＺＦ）から
    読み出されたメモリデータを通すために２つの入力端お
    よび１つの出力端を有する１つの第１のフリップフロッ
    プ（ＦＦ１）を含んでおり、その第１の入力端（セット
    入力端Ｓ）は、評価回路（ＡＳ）に接続されているｎ本
    のデータ線（ＤＬ）のすべてが第１の論理状態を有する
    時（良好な場合）に能動化され、またその第２の入力端
    （リセット入力端Ｒ）は、評価回路（ＡＳ）に接続され
    ているｎ本のデータ線（ＤＬ）のすべてが第１の論理状
    態に対して相補性の第２の論理状態を有する時（良好な
    場合）に能動化され、従って前記ｎ本のデータ線（ＤＬ
    ）のすべてが同一（第１または第２）の論理状態を有す
    る場合には第１のフリップフロップ（ＦＦ１）の出力端
    が合目的的にセットまたはリセットされ、評価回路（Ａ
    Ｓ）に接続されているｎ本のデータ線（ＤＬ）のすべて
    が共通に第１の論理状態も第２の論理状態も有していな
    い場合（不良な場合）に対して２つの入力端および１つ
    の出力端を有する１つの第２のフリップフロップ（ＦＦ
    ２）が設けられており、その一方の入力端（リセット入
    力端Ｒ）は不良な場合に第２のフリップフロップ（ＦＦ
    ２）の出力端をリセットし、その他方の入力端（セット
    入力端Ｓ）は第２のフリップフロップ（ＦＦ２）の出力
    端をセットするために１つのセット回路（ＳＳ）の出力
    端を介して駆動されることを特徴とする特許請求の範囲
    第１項記載の集積半導体メモリ。 ３）セット回路（ＳＳ）の出力端が一方では制御信号（
    Ｐ）の能動化の際または半導体メモリへの動作電圧の供
    給の際に微分回路（ＤＧ）を通じて、また他方ではマシ
    ンクロック（ＣＬＫ）により能動化されることを特徴と
    する特許請求の範囲第２項記載の集積半導体メモリ。 ４）第２のフリップフロップ（ＦＦ２）のセット入力端
    （Ｓ）によりその出力端が各クロック周期（ＴＰ）の開
    始時にセットされることを特徴とする特許請求の範囲第
    ２項または第３項記載の集積半導体メモリ。 ５）各評価回路（ＡＳ）の出力信号（ＡＵＳ＿Ｔ＿ｅ＿
    ｓ＿ｔ）が、ソースで第１のフリップフロップ（ＦＦ１
    ）の出力端と接続されており、ドレインに出力信号（Ａ
    ＵＳ＿Ｔ＿ｅ＿ｓ＿ｔ）を生じ、またゲートで第２のフ
    リップフロップ（ＦＦ２）の出力端と接続されている１
    つのトランジスタ（Ｔ）により発生されることを特徴と
    する特許請求の範囲第２項ないし第４項のいずれか１項
    に記載の集積半導体メモリ。 ６）第３のデータ経路切換器（ＤＷ３）の各々がｎ個の
    トランジスタを含んでおり、これらのトランジスタがそ
    れらのドレイン−ソース間で一方ではすべて付属のデー
    タ入力端子（Ｄ＿１）に、また他方ではそれぞれのデー
    タ入力端子（Ｄ＿１）に属するｎ個のデータ線（ＤＬ）
    の各１つに接続されており、またそれらのゲートが並列
    に制御信号（Ｐ）に接続されていることを特徴とする特
    許請求の範囲第１項ないし第５項のいずれか１項に記載
    の集積半導体メモリ。 ７）ｍ個の第４のデータ経路切換器（ＤＷ４）の各々が
    ２個のトランジスタを含んでおり、両トランジスタのド
    レイン端子が互いに接続されておりかつそれぞれの第４
    のデータ経路切換器（ＤＷ４）に付属のデータ出力端子
    （Ｄ＿０）と接続されており、第４のデータ経路切換器
    （ＤＷ４）の各々において一方のトランジスタがそのソ
    ース端子で付属の第２のデータ経路切換器（ＤＷ２）の
    出力端と接続されており、第４のデータ経路切換器（Ｄ
    Ｗ４）の各々において他方のトランジスタがそのソース
    端子で付属の評価回路（ＡＳ）の出力端と接続されてお
    り、一方のトランジスタのゲートが制御信号（Ｐ）に対
    して相補性の信号（＠Ｐ＠）と接続されており、また他
    方のトランジスタのゲートが制御信号（Ｐ）と接続され
    ていることを特徴とする特許請求の範囲第１項ないし第
    ６項のいずれか１項に記載の集積半導体メモリ。 ８）制御信号（Ｐ）用の前記別の端子が半導体メモリの
    固有の普段は利用されない端子（ＴＡ）であることを特
    徴とする特許請求の範囲第１項ないし第７項のいずれか
    １項に記載の集積半導体メモリ。 ９）制御信号（Ｐ）用の前記別の端子が半導体メモリに
    よりその他の信号に対しても利用される端子（Ａｘ）で
    あることを特徴とする特許請求の範囲第１項ないし第８
    項のいずれか１項に記載の集積半導体メモリ。 １０）前記別の端子（Ａｘ）が、正常作動の際にアドレ
    ス信号のうちで最上位のアドレス信号が与えられる端子
    であることを特徴とする特許請求の範囲第９項記載の集
    積半導体メモリ。 １１）正常作動から評価回路（ＡＳ）が利用される試験
    作動への切換のために、論理“１”に相当する電位より
    も高い電位が与えられることを特徴とする特許請求の範
    囲第９項または第１０項記載の集積半導体メモリ。 １２）制御信号（Ｐ）が、高いほうの電位が与えられて
    いるか否かを識別する弁別回路（ＤＳ）により能動化さ
    れることを特徴とする特許請求の範囲第１１項記載の集
    積半導体メモリ。 １３）ｍ個の第２のデータ経路切換器（ＤＷ２）の各々
    の出力端が直接にそれぞれ付属のデータ出力端子（Ｄ＿
    ０）に導かれており、他方において付属のｍ個の評価回
    路（ＡＳ）の各々の出力端が固有の普段は利用されない
    端子（ＰＡ）に導かれていることを特徴とする特許請求
    の範囲第１項ないし第１２項のいずれか１項に記載の集
    積半導体メモリ。 １４）評価回路（ＡＳ）がそれぞれｎ個の入力端および
    １つの出力端を有する２つのアンドゲート（Ｇ１、Ｇ２
    ）を有し、第２のアンドゲート（Ｇ２）の入力端は反転
    されており、第１のアンドゲート（Ｇ１）の出力端は１
    つのトランジスタ（Ｔ）のソースと接続されており、そ
    のドレインに評価回路（ＡＳ）の出力信号（ＡＵＳ＿Ｔ
    ＿ｅ＿ｓ＿ｔ）が生じ、トランジスタ（Ｔ）のゲートは
    ２つの入力端を有する１つのオアゲート（ＯＧ）の出力
    端と接続されており、オアゲート（ＯＧ）の一方の入力
    端は第１のアンドゲート（Ｇ１）の出力端と接続されて
    おり、またオアゲート（ＯＧ）の他方の入力端は第２の
    アンドゲート（Ｇ２）の出力端と接続されていることを
    特徴とする特許請求の範囲第１項または第６項ないし第
    １３項のいずれか１項に記載の集積半導体メモリ。
JP61209804A 1985-09-11 1986-09-04 集積半導体メモリ Pending JPS6262500A (ja)

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