KR950014804B1 - 반도체 기억장치 - Google Patents

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KR950014804B1
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예의 개략 회로도.
제2도는 제1도에 도시된 기억장치 일부의 블럭도.
제3도는 본 발명의 제2실시예의 개략 회로도.
제4도는 본 발명의 제3실시예의 개략 회로도.
제5도는 8개의 기억소자배열을 포함하는 기억장치에 적용된 본 발명의 제4실시예를 형성하는 반도체 기억장치의 블럭도.
제6도는 2비트 폭을 가지는 데이타 인터페이스를 포함하는 기억장치에 적용된 본 발명에 따른 제5실시예를 형성하는 반도체 기억장치의 블럭도.
제7도는 제1도, 제3도 내지 제6도에 도시된 기억장치의 동작을 설명해주는 타이밍도.
제8도는 제2도에 도시된 기억장치 부분의 대체형태의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
A : 어드레스신호 AS : 분석회로
AUSNorm: 저장신호 AUSTEST: 출력신호
CLK : 클럭신호 DG : 미분기 성분
Di : 데이타 입력단자 Do : 데이타 출력단자
DL : 데이타 라인 DW1-DW4 : 데이타 스위치
FF1, FF2 : 플립플롭 P,P : 보(complementary) 신호
PA : 테스트 단자 R : 리세트입력
S : 세트입력 SS : 세팅회로
T : 트랜지스터 TP : 클럭주기
ZF : 기억소자배열
본 발명은 반도체 기억장치에 관한 것이다.
상기 형태의 반도체 기억장치는 IEEE 국제고체회로연맹 1981, 페이지 85-85 및 엘렉트로니크, NO. 15, 1982. 7.30., 페이지 27-30에 기술되어 있다. 이러한 반도체 기억장치에서는 데이타 데이타 압력 및 출력을 위해 사용자에 대해 폭이 1비트인 데이타 인터페이스를 갖는 전체 기억영역을 서로 동일한 n개의 기억 소자배열(cell array)로 나누는 것은 이미 공지되어 있다. 이 목적을 위해 각각의 기억소자배열을 기억장치 내부에 있는 그 자신의 데이타 라인에 배치하는 것이 정상이며, 그 모든 것은 제1데이타 스위치를 경유하여 데이타 입력단자에 연결된다.
작동중에 n데이타 라인중 어떤 것을 데이타 입력단자에 도통시킬 것인가에 대한 선택은 가장 높은 값 어드레스 입력신호나 그것의 상응하는 수를 경유해 이루어진다. 비슷하게, n 데이타 라인은 제2데이타 스위치를 경유해 데이타 출력단자에 연결된다.
n의 값은 짝수이다. 또한, 이것은 요구되는 기억소자 배열이 수와 동일하며, X 어드레스나 Y 어드레스만으로 된 단순 어드레스신호 또는 반도체 기억장치의 한 클럭주기내에 X 어드레스와 Y 어드레스 모두를 연속적으로 포함하고 있는 어드레스신호는 반도체 기억장치가 공지된 방식으로 어드레스되는 어드레스 입력에 따라 가해지는가의 여부에 따른다. 후자의 경우, n은 4로 나누어질 수 있는 수만으로 구성될 수 있다.
또한, 데이타 입력 및 출력을 위해 폭이 1비트 이상인 데이타 인터페이스를 갖는 반도체 기억장치도 공지되어 있다. 이점에서 구성의 전형적인 형태는 m=4, 8 및 9 비트의 폭을 갖는 데이타 인터페이스이다. 직접설비의 진보로 인해, 이 방법으로 설계된 반도체 기억장치는 증가되는 더 많은 기억소자를 포함한다.
그러나, 각각의 반도체 기억장치에 제공되어 있는 기억소자의 수의 증가는 대개 수입조사(incoming inspection)를 수행하는 소비가 및 제조자에게 반도체 기억장치의 테스트를 위한 시간, 인력 및 재정에 관해 증가된 지출을 가져온다. 테스트 목적을 위한 특별한 테스트 패턴의 필요성으로 인해 테스트에 요구되는 시간은 기억소자의 증가에 따라 지수적으로 증가된다.
이런 이유때문에 사용된 테스트 패턴의 효율을 제한할 필요없이 테스트 시간에 있어 한정된 감소를 이룰 수 있는 것이 바람직하다. 복수개의 반도체 칩이나 모듈이 자동 테스트장치에 의해 병렬로 테스트되는 집적회로에 있어서의 최초의 시도는, 사실상 테스트 시간에 있어 현저한 감소를 가져오기는 하였으나 기계적 지출(칩 레벨에서의 테스트 프로우브, 모듈 레벨에서의 케이블을 갖춘 측정 부속품을 요구하는데 대한)은 극도로 높아진다. 부가하여, 복잡한 형태의 기존 테스트 프로그램을 개조하는 것이 필요하다.
본 발명의 목적은 사용된 테스트 패턴의 효율을 상실함이 없이 테스트 시간에 있어 뚜렷한 감소를 허여하는 집적반도체 기억장치를 제공하는 것이다.
본 발명에 따르면 n개의 동일한 기억소자 배열과 데이타 입력단자에서 발생하는 입력 데이타의 기록 및 저장 데이타를 기억소자 배열의 밖으로 판독하기 위한 m 그룹의 n 데이타 라인과, 각각이 기록동작동안 할당된 데이타 단자에서 수신된 입력 데이타의 어드레싱 데이타 항목에 따라 데이타 스위치에 할당된 n 데이타 라인의 그룹중 선택된 어느 하나에 작동하도록 배열되는 데이타 입력단자에 할당되어 있는 m 제1데이타 스위치와, 각각 할당된 n 데이타 라인에서 발생되는 저장 데이타의 판독을 위해 어드레싱 데이타의 항목에 따라 관련 데이타 출력단자에 연결시켜주는 n데이타 라인의 그룹중 하나를 선택하는 m 제2데이타 스위치를 포함하고 있으며, n, m 데이타 라인중 n의 상기 그룹은 관련된 제2데이타 스위치와 병렬로 분석회로에 연결되어 있고, 상기 분석회로는 기억소자 배열로부터 판독된 저장 데이타를 포함하고 있거나 또는 저장데이타의 최대 n-1 오류 항목까지 적어도 하나의 오류항목이 발생했을 때 높은 저항상태를 취하는 출력신호를 공급하기 위해 배열되어 있으며, 제3데이타 스위치는 각각의 m 데이타 입력단자와 n 데이타 라인의 관련된 그룹 사이에 연결되어 있고, 제1데이타 스위치와 병렬로, 상기 제3데이타 스위치는 제어신호(제어신호의 수신을 위해 또 다른 단자가 제공되어 있다)에 따라 입력 데이타의 항목을 관련된 그룹의 모든 n데이타 라인에 병렬로 전송하기 위해 배열되어 있으며, 제2데이타 스위치에 의해 선택된 저장 데이타 및/또는 분석회로에 의해 생성된 출력신호를 출력하기 위한 수단이 제공되어 있는 반도체 기억장치가 제공되어 있다.
예를 들면, 본 발명은 DRAM과 SRAM 그리고 그와 비슷하게 EPROM 및 EEPROM에 적용될 수 있다.
첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명하면 다음과 같다.
제1도를 보면 m=1인 데이타 입력단자(Di)와 m-1인 데이타 출력 단자(Do)를 갖고 있는 반도체 기억 장치는 n=4의 동일한 기억소자배열(ZF)을 포함하고 있다.(예를 들면, 메가비트 기억장치에서 기억소자의 총수는 n=4일 때 256kㆍ1 비트를 갖는 4개의 기억소자배열(ZF)의 결과 1024kㆍ1비트=1Mㆍ1비트이다). 각각의 기억소자배열(ZE)은 n 데이타 라인(DL)중 하나에 연결되어 있다. 이것은 기억소자배열(ZE)에 정보를 기록하고 또 기억소자배열로부터 이 정보를 판독하기 위헤 제공된다.
공지된 방식에서 n=4의 데이타 라인(DL)은 제1데이타 스위치(DW1)를 경유해 데이타 입력단자(Di)에 연결되어 있다. 정보를 기억장치에 기록하기 위해서, 제1데이타 스위치(DW1)는 어드레스 정보의 특정 항목, 즉, 기존 어드레스 단자의 최고값(Ax)에 존재하는 어드레싱 신호(A)에 의해 구동되며, 따라서 정상작동시 데이타 입력단자(Di)에 존재하는 정보가 n=4의 기존 데이타 라인(DL)중 하나로 스위치되고, 그로부터 적당한 기억소자 배열(ZF)로 입력된다.
비슷하게, 데이타 라인(DL)은 제2데이타 스위치(DW2)를 경유해 데이타 출력단자(Do)에 연결되어 있다. 제2데이타 스위치는 제1데이타 스위치(DW1)와 동일한 방법으로 어드레싱 신호에 의해 동작된다. 이것은 n데이타 라인(DL)중 하나를 데이타 출력단자(Do)로 스위칭한다. 반도체 기억장치의 상기에 기술된 구성성분들은 이미 그 자체가 공지되어 있으며, 소위 말하는 니블(nibble) 작동방식을 허여하는 반도체 기억장치에 사용되고 있다.
유리한 형태에서, 반도체 기억장치는 제1데이타 스위치(DW1)와 병렬로 제3데이타 스위치(DW3)를 포함하고 있으며, 이것에 의해 테스트 동작동안 데이타 입력단자(Di)에서 발생하는 정보의 항목은 n=4인 모든 데이타 라인(DL)에 동시에 전달된다.
제3데이타 스위치(DW3)는 예를 들면 n=4의 병렬로 연결된 트랜지스터를 포함할 수 있으며, 이 스위치의 전도경로의 한쪽은 공통으로 데이타 입력단자(Di)에 연결되어 있고, 다른 쪽은 개별적으로 데이타 라인(DL)에 연결되어 있다. 제3데이타 스위치(DW3)의 트랜지스터의 게이트는 제어신호(P)에 의해 구동되는데, 이 신호의 만들어짐은 아래에 기술될 것이다. 만일 정보가 제3데이타 스위치(DW3)를 경유해 기억소자배열(ZF)에 기록된다면, 기억소자배열(ZF)은 서로 동일한 정보를 포함할 것이다.
테스트 동작에서 만일 각각의 기억소자배열(ZF)이 개별 기억장치(테스트될 성분)를 나타내도록 고려되다면, 기억소자배열(ZF)와 일치하여 어드레스되야만 하는 테스트 정보의 항목은 병렬로 모든 기억소자배열(ZF)에 동시에 기록될 수 있다.
제3데이타 스위치(DW3)를 동작시키는 제어신호(P)는 여러가지 방법으로 얻어질 수 있다. 제3도에 도시되어 있는 실시예에서는, 테스트 동작에서 정전위(예를 들면, 논리값'1')의 형태를 한 테스트 신호가 또 다른 단자(TA)에 가해진다. 정상적인 동작에서는, 예를 들면 논리값'0'을 갖는 정전위가 연결되거나 그렇지 않으면 단자(TA)가 빈 상태로 남아 있게 된다. 이 방법으로 만들어지며 단자(TA)로 부터 직접 탭(tap)될 수 있는 제어신호(P)는 제3데이타 스위치(DW3)의 트랜지스터가 스위치될 수 있도록 제3데이타 스위치(DW3)의 게이트를 구동시킨다. 한편, 이 구현은 반도체 기억장치(예를 들면, TTL-레벨)를 구동시키는데도 사용된 전위값의 선택을 허여하는 장점을 갖고 있다. 그러나 다른 한편, 반도체 기억장치의 하우징 또는 패키지 크기 때문에 차원을 사용할 수 없는 단자(TA)용으로 부가적인 단자가 필요하다.
그러나, 제1도에 도시된 실시예에서는 정상동작에서 달리 사용된 단자가 사용되어 있다. 가장 적당한 단자는 어드레스 정보를 갖고 있는 반도체 기억장치를 동작시키기 위해 제공된 단자, 특히, 가장 높은 값 X-정보 또는 Y-정보 또는 X/Y-정보(일반적인 종래의 어드레스 멀티플랙스 방법에서)를 위한 단자이다. 정상작동시 일반적인 종래의 반도체 기억장치에서, 예를 들면 0 볼트이 논리값'0'-레벨과 5볼트의 논리값'1'-레벨을 갖는(가장 높은 값) 어드레스 신호(A)가 이런 종류의 단자에 인가된다. 제1도에 도시된 실시예에 이 단자는 일반적으로 (Ax)로 나타나 있다.
정상동작시 가장 높은 값 X/Y 어드레스 정보가 이러한 단자에 인가된다. 테스트 동작을 위해 전위가 가해지는데 그 전위는 어드레스 단자(Ax)에 가해진 정상적인 어드레스 신호(A)는 논리값'1'-레벨보다 분명히 위인데, 예를 들면 10V이다. 그 다음에 있는 판별회로(Ds)는 이 가해진 전위를 인지하여 반도체 기억장치의 내부에서 제어신호(P)를 생성한다. 판별회로(Ds)는 이미 그 자체는 공지되어 있으며, 예를 들면, 한계값(threshold value) 스위치의 형태를 하고 있다. 공지된 한계값 스위치는 독일 특허 명세서 OS 30 30 852 및 OS 33 18 564에 기술되어 있다. 그러나, 선행기술에 따른 대체 배열을 생각할 수도 있다.
본 발명을 구체화하여 여기에 기술되어 있는 각각의 반도체 기억장치는 서로 동일한 m 분석회로(AS)를 포함하고 있다(m=데이타 입력 및 출력을 위한 데이타 인터페이스의 폭).
이러한 각각의 분석회로(AS)의 기능은 반도체 기억장치 부터의 판독 동작동안 관련된 분석회로(AS)에 할당된 n 데이타 라인(DL)상에서 발생하는 정보의 항목을 수신하고, 이 정보의 모든 항목이 서로 같을 경우에(기억소자배열(ZF)로의 앞선 병렬전송이'OK' 또는 정상상태에 상응함으로 인한것) 정보의 항목을 출력(AUSTest)을 경유해 데이타 출력단자(Do)로 보내며, 데이타의 이러한 항목이 서로 동일하지 않을 경우(오류상태)에 출력(AUSTest)을 높은 저항상태가 되게 하는 것이다. 결과적으로, 데이타 출력단자(Do)가 높은 저항상태를 취하면 그것은 데이타 출력단자(Do)에 연결된 자동 테스트장치에 의해 오류로 인식된다.
거기에 적용된 테스트 패턴을 기초로 하여 반도체 기억장치의 테스트하는 동작동안, 논리값'1'이 판독정보로서 데이타 출력단자(Do)에 기대된다면 다음의 세가지 상태가 가능할 것이다.
(가) 모든 기억소자배열(ZF)이 올바르게 작용하게 있다 : n=4인 각각의 데이타 라인(DL)은 현재 동작중인 할당된 기억소자배열(ZF)의 기억소자로부터 논리값'1'을 수신하고 그것은 분석회로(AS)에 의해 논리값 단자(Do)로 보내져 자동 테스트장치에 의해 "OK"(정상상태)로 인지된다.
(나) 모든 기억소자배열(ZF)은 현재 동작중인 기억소자에 대해 결함이 있다.(개개의 오류로는 결코 일어날 것 같지 않은, 반도체 기억장치의 거의 전체적인 고장을 포함하고 있다.) : 데이타 라인(DL)을 경유해 논리값'0'-신호만이 판독되며, 비록 자동 테스트장치가 오류로 인지했다 하더라도 분석회로는 이것을 오류로 인지하지 않으므로 논리값'0'으로서 데이타 출력단자(Do)에 보내진다.
(다) 1내지 n-1 기억소자배열(ZF)이 잘못 어드레스된 기억소자를 포함하고 있다. 이것은 분석회로(AS)에 의해 인지되어 그 출력신호(AUSTest)를 높은 저항상태가 되게 하여 데이타 출력단자(Do)가 높은 저항상태가 된다. 자동 테스트장치는 오류를 인지한다. 한편, 만일 논리값'0'이 데이타 출력단자(Do)에서 기대된다면, 결과(sequence)는 논리값'1'이 기대 정보인 경우에 기술된 것과 일치한다.
분석회로(AS)는 바람직한 형태는 제2도에 기술되어 있으며, 이것은 아래에서 기술될 것이다.
제1AND-게이트(G1)는 n=4의 입력을 가진다. 이 입력은 각각 n=4인 데이타 라인(DL)중 하나에 연결되어 있다. 제2AND-게이트(G2)는 제1AND-게이트(G1)의 입력에 각각 병렬로 연결되어 있는 4개의 입력을 가지지만 AND-게이트(G2)의 4개의 입력은 부정되어 있어서 제2AND-게이트(G2)는 NOR-기능을 제공한다. 제1AND-게이트(G1)의 출력은 모든 데이타 라인(DL)이 논리값'1'에 연결되어 있을 때만 논리값'1'로 스위치된다. 비슷한 고려가 제2AND-게이트(G2)에 적용된다(모든 데이타 라인(DL)이 논리값'0'에 있을 때만 논리값 '1'이 출력된다).
분석회로(AS)는 제1플립플롭(FF1)을 포함하고 있으며, 이 플립플롭(FF1)은 포함하고 있으며, 이 플립플롭(FF1)은 세트입력(S)및 리세트입력(R) 그리고 출력을 갖는 RS-플립플롭의 형태를 하고 있다. 세트입력(S)는 제1AND-게이트(G1)의 출력에 연결되어 있어, 논리값'1'이 제1AND-게이트(G1)의 모드 입력에 발생할 때 제1플립플롭(Ff1)의 출력을 논리값'1'로 세트시킨다. 비슷한 방식으로, 리세트입력(R)이 제2AND-게이트(G2)의 출력에 연결되어 있다. 따라서, 출력은 n=4인 모든 데이타 라인(DL)에 논리값'1'이 발생하면 세트되고, 모든 데이타 라인(DL)에 논리값'0'이 발생하면 리세트된다. 오류가 발생했을 경우에, 만일 이러한 조건에 어느 쪽도 부합되지 않는다면, 제1플립플롭(FF1)은 출력이 변하지 않는다.
제1플립플롭(FF1)의 두 입력에 대한 연결과 병렬로, 두개의 AND-게이트(G1,G2)의 출력은 부정된 형태로 제3AND-게이트(G3)에 연결되어 있으며, 마찬가지로 이것은 NOR-기능을 제공한다. 제3AND-게이트(G3)의 출력은 오류가 발생했을 때만, 즉, n=4인 모든 데이타 라인(DL)이 모두 동일한 값을 갖지 않았을 때('0'또는 '1') 논리값'1'에 세트된다. 이 오류상태에서, 리세트입력(R)으로서 구성에 있어 제1플립플롭과 동일한 제2플립플롭(FF2)을 리세트시킨다. 또한 제2플립플롭(FF2)은 세트입력(S)으로 제공되는 또다른 입력을 가지고 있고, 세트회로(SS)에 의해 조절된다.
제2플립플롭(FF2)은 논리값'1'에서 세트입력(S)으로, 그리로 논리값'0'에서 리세트입력(R)으로 세트되는 출력을 갖고 있다. 리세트입력은 오류가 발생했을 경우에는 항상 동작되므로, 이는 다음과 같이 말할 수 있다 : 오류가 발생했을 경우, 제2플립플롭(FF2)의 출력은 리세트(=논리값'0')이 되며, 다른 방식으로 이 출력은 세트(논리값'1')된다.
제1플립플롭(FF1)의 출력은 전계효과 트랜지스터(T)의 소오스 단자에 연결되어 있다. 제2플립플롭(FF2)의 출력은 트랜지스터(T)의 게이트에 연결되어 있다. 분석회로(AS)의 출력신호(AUSTest)는 트랜지스터(T)의 드레인에서 발생한다. 예를 들어, 트랜지스터가 n-채널 인헨스먼트 형태라고 가정하면, 제2플립플롭(FF2)의 출력이 세트(논리값'1')되었을 때는 언제나 트랜지스터는 도통된다. 따라서, 제1플립플롭(FF1)의 출력에서 발생하는 신호는 분석회로(AS)의 출력신호(AUSTest)로서 데이타 출력단자(Do)에 보내진다. 만일 오류가 인지되었으므로 상기된 것처럼 제2플립플롭(FF2)의 출력이 리세트(논리값'0')되어 있다면, 트랜지스터(T)는 차단되고 분석회로(AS)의 출력신호(AUSTest)높은 저항상태를 취한다.
사실상 출력이 제2플립플롭(FF2)의 세트입력(S)을 제공하는 세팅회로(SS)는 분석회로(AS)에 의해 어떤 오류도 인지되지 않는 경우 트랜지스터(T)의 도통을 허여한다.
이것은 각각의 클럭주기(TP)내 클럭의 개시점에서 일어날 수 있으며, 반도체 기억장치는 존재하는 기계 클럭신호(CLK)는 제2플립플롭(FF2)의 세트입력(S)에 가해진다. 따라서, 세팅회로(SS)는 기계클럭신호(CLK)를 공급하기 위해 실제로 감소된다. 본래, 연결된 자동 테스트장치로부터 모듈 단자를 경유해 세팅회로(SS)로 기계클럭신호(CLK)를 공급하는 것이 가능하다.
그러나, 클럭주기(TP)의 종료점에서만 기계클럭신호(CLK)를 , 즉, 예를 들면 자동 테스트장치에 연속평가를, 다시 말하면 다음 클럭주기(TP)를 위한 준비로서 제공할 수도 있다. 그러나, 즉각적으로 제어신호(P)의 동작에 따르도록 그리고 반도체 기억장치에 대한 공급전압의 연결에 가능한한 즉시 따르도록 제2플립플롭(FF2)을 세트시키는 것이 필요하다. 제2도에 도시되어 있듯이, 이것은 제어신호(P)가 종래의 미분기성분(DG)을 경유해 OR-게이트의 입력에 공급됨으로써 이루어질 수 있다. OR-게이트의 또 다른 입력은 기계클럭신호(CLK)에 연결되어 있다. OR-게이트의 출력(OR-게이트의 출력인 동시에 세팅회로(SS)의 출력)은 제2플립플롭(FF2)의 세트입력에 신호를 공급하며 각각의 클럭싸이클(TP)에 그것의 출력을 세트시킨다.
만일 분석회로(AS)가 오류를 인지한다면, 이미 기술되었듯이 제2플립플롭(FF2)의 출력은 트랜지스터(T)가 차단되도록 리세트신호(R)를 경유해 리세트(논리값'0')된다. 그 결과, 출력신호(AUSTest)는 높은 저항상태가 되고 결과적으로 데이타 출력단자(Do) 또한 높은 저항상태가 된다.
제8도에는 분석회로(AS)의 또 다른 실시예가 도시되어 있다. 제2도에 도시된 실시예와 비교해 볼 때, 이 실시예는 회로적으로 아주 단순하게 구성되어 있다. 제2도에 도시된 실시예에서 이미 기술되어 있는 두개의 AND-게이트(G1과 G2)그리고 트랜지스터(T)는 별문제로 하고, 이 실시예에서는 오직 한개의 OR-게이트(OG)만이 포함되어 있다. 트랜지스터(T)의 소오스는 제1AND-게이트(G1)의 출력에 직접 연결되어 있다. 트랜지스터(T)의 드레인에는 출력신호(AUSTest)가 발생한다. 트랜지스터(T)의 게이트는 OR-게이트(OG)의 출력에 연결되어 있다. OR-게이트(OG)의 입력은 각각이 두개의 AND-게이트(G1, G2)의 출력에 연결되어 있다.
분석회로의 또 다른 실시예의 기능 방식은 아주 간단하다:
(상태1): 논리값'1'이 모든 n 데이타 라인(DL)에 발생한다. 제1AND-게이트(G1)의 출력은 논리값'1'에 세트되며, OR-게이트(OG)의 출력에도 마찬가지이다. 결과적으로, 트랜지스터(T)는 도통되며 출력신호(AUSTest)는 논리값'1'을 취한다.
(상태2): 논리값'0'이 모든 데이타 라인(DL)에 발생한다. 제1AND-게이트(G1)의 출력은 논리값'0'에 세트되는 반면 제2AND-게이트(G2)의 출력은 논리값'1'에 세트된다. 따라서, OR-게이트(OG)의 출력은 논리값'1'에 세트되며, 트랜지스터(T)는 도통되며 출력신호(AUSTest)는 논리값'0'을 취한다.
(상태3): 서로 다른 논리값이 남아 있는 n 데이타 라인에서보다는 1내지 n-1의 데이타 라인에 발생한다. 두개의 AND-게이트(G1,G2)의 출력은 논리값'0'을 공급한다. 따라서, OR-게이트의 출력 또한 논리값'0'에 세트된다. 즉, 트랜지스터(T)가 차단된다. 따라서, 출력신호(AUSTest)는 높은 저항상태를 취한다.
유리하게도, 제1도에 도시된 본 발명의 실시예는 데이타 인터페이스의 폭 m의 각각의 비트를 위해 제4데이타 스위치(DW4)를 포함하고 있으며, 이 제4데이타 스위치는 정상동작에서는 제2데이타 스위치(DW2)로부터의 정보(AUSNorm)의 항목을 데이타 출력단자(Do)로 스위치시키며, 테스트 동작에서는 대신에 관련된 분석회로(AS)의 출력신호(AUSTest)를 상응하는 데이타 라인(DL)-단자(Do)에 연결시키기 위해 제공된다. 이 기능은 각각의 제4데이타 스위치에 대한 두개의 트랜지스터에 이해 이행된다.
이 트랜지스터들의 소오스 단자는 관련된 데이타 출력단자(Do)에 공통으로 연결되어 있다. 제1트랜지스터의 드레인 단자는 제2데이타 스위치(DW2)의 출력에 연결되어 있는 반면, 다른 트랜지스터의 드레인 단자는 분석회로(AS)의 출력에 연결되어 있다. 제1트랜지스트의 게이트는 제어신호(P)(의 인버트된 형태)에 대한 보신호인 신호(
Figure kpo00001
)에 의해 구동되고 : 다른 트랜지스터는 제어신호(P)에 의해 구동된다. 이 방법에서, 제2데이타 스위치(DW2)의 출력이나 또는 분석회로(AS)의 출력에 데이타 출력단자(Do)를 스위칭시키는 것이 가능하다.
그러나, 제4도에 도시된 또 다른 실시예에서는 제2데이타 스위치(DW2)의 각각의 출력을 관련된 데이타 출력단자(Do)에 직접 스위치시키는 것이 가능하며, 그와는 따로 분석회로(AS)의 각 출력을 테스트 연결로서 동작하는 특별한 단자(PA)에 마찬가지로 직접 연결시키는 것이 가능하다.
제5도에는 n=8인 기억소자배열(ZF)이 n=4인 기억소자배열(ZF)의 자리에 제공되어 있는 반도체 기억장치의 실시예가 도시되어 있다. 반도체 기억장치의 동작은 제1도에 도시된 기억장치의 동작과 동일하다. 그러나, 테스트 동작동안 테스트 시간의 또 다른 감소가 있다.
제6에는 n=4인 기억소자배열(ZF)가 사용되었지만 데이타 인터페이스에서 m=2비트의 폭을 갖는 반도체 기억장치의 실시예가 도시되어 있다. 동작은 제1도에 도시된 기억장치와 동일하다. 그러나, 양쪽의 제1데이타 스위치(DW1), 제2데이타 스위치(DW2), 제3데이타 스위치(DW3), 제4데이타 스위치(DW4), 마찬가지로 기억소자배열(ZF), 그리고 두개의 분석회로(AS)는 서로 병렬로 그리고 서로 독립적으로 동작한다. m=2 비트를 갖는 데이타 인터페이스가 서로 독립적인 정보의 항목을 안내함을 지시하기 위해, 칭호(Di1), (Do1), (Di2), (Do2), (AUSTest1), (AUSNorm1) 그리고 (AUSNorm2)가 칭호(Di), (Do), (AUSTest) 그리고 (AUSNorm)의 자리에 선택되어져 있다.
앞서 기술된 실시예에는 한편으로 정상상태(정상동작)에서 동작할 수 있으며, 다른 한편으로는 기억장치 내부에 있는 반도체 기억장치의 부영역(sub-zone)을 병렬로 연결할 수 있고, 저장단(-피드, -핀)에서 발생할 수 있는 오류 및 판독 데이타를 측정기술을 사용하여 검지할 수 있는(테스트 동작) 반도체 기억장치를 제공하는 것이다.

Claims (14)

  1. n 동일한 기억소자배열 ; 데이타 입력단자에서 발생하는 입력 데이타의 기록 및 저장 데이타를 기억소자배열의 밖으로 판독하기 위한 m 그룹의 n 데이타 라인 ; 데이타 입력단자에 할당되어 있으며 각각이 기록동작 동안, 할당된 데이타 단자에서 수신된 입력 데이타의 어드레싱 데이타 항목에 따라 할당되는 n 데이타 라인의 선택된 그룹으로 배열되어 있는 m개의 제1데이타 스위치 ; 각각이 할당된 n 데이타 라인에서 발생되는 저장 데이타의 판독을 위해 어드레싱 데이타의 항목에 따라 스위치가 관련된 데이타 출력단자에 연결시켜 주는 n 데이타 라인의 그룹중 하나를 선택하는 m개의 제2데이타 스위치를 갖추고 있으며, n,m데이타 라인중 n의 상기 그룹은 관련된 제2데이타 스위치와 병렬로 분석회로에 연결되어 있고, 상기분석회로는 기억소자배열로부터 판독된 저장 데이타를 포함하고 있거나 또는 저장 데이타의 최대 n-1 오류항목까지 적어도 하나의 오류항목이 발생했을 때 높은 저항상태를 취하는 출력신호를 공급하기 위해 배열되어 있으며, 제3데이타 스위치는 각각의 m 데이타 입력단자와 n 데이타 라인의 관련된 그룹 사이에서 제1데이타 스위치와 병렬로 연결되어 있고, 상기 제3데이타 스위치는 제어신호(제어신호의 수신을 위해 또 다른 단자가 제공되어 있다)에 따라 입력 데이타의 항목을 관련된 그룹을 모든 n 데이타 라인에 병렬로 전송하기 위해 배열되어 있으며, 제2데이타 스위치에 의해 선택된 저장 데이타와 그리고/또는 분석회로에 의해 만들어진 출력신호를 출력하기 위한 수단이 제공되며, 기억소자배열로부터 판독된 저장 데이타를 통하여 스위칭시키기 위해, 각각의 분석회로는 분석회로에 연결된 모든 n 데이타 라인이 제1논리 상태를 나타낼 때 작동되는 제1입력 ; 및 분석회로에 연결된 n 데이타 라인이 제1논리상태에 대해 보상태(제1논리상태에 대해 인버트된)인 제2논리상태를 나타낼 때 작동되는 제2입력, 즉, 두개의 입력과 하나의 출력을 갖고 있는 제1플리플롭을 포함하며, 따라서 모든 n 데이타 라인이 동일한 논리상태를 나타내는 경우에 제1플립플롭의 출력이 세트 또는 리세트되며, 분석회로에 연결된 모든 n 데이타 라인이 공통으로 제1논리상태도 제2논리상태도 나타내지 않는 경우에는 두개의 입력과 하나의 출력을 갖고 있는 제2플립플롭은 오류가 발생한 경우 제1입력이 제2플립플롭을 리세트시키고, 다른 입력은 세팅회로를 경유해 제2플립플롭의 출력을 세트시키게 동작하도록 배열되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 세팅회로의 출력은 제어신호가 주어졌을 때 또는 작동전압이 미분기성분에 의해 반도체 기억장치에 연결되었을 때 한쪽 상에서 활성화되고 기계클럭신호에 의해 다른쪽 상에서 활성화되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 제2플립플롭의 출력이 각 클럭주기의 시작점에서 세트입력에 의해 세트되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 각각의 분석회로의 출력신호가 전계효과트랜지스터에 의해 만들어지며, 전계효과트랜지스터의 소오스는 제1플립플롭의 출력에 연결되어 있고 트랜지스터의 드레인은 출력신호를 제공하며, 트랜지스터의 게이트는 제2플립플롭의 출력에 연결되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. n 동일한 기억소자배열 ; 데이타 입력단자에서 발생하는 입력데이타의 기록 및 저장 데이타를 기억소자배열의 밖으로 판독하기 위한 m 그룹의 n 데이타 라인 ; 데이타 입력단자에 할당되며 각각이 기록동작동안, 할당된 데이타 단자에서 수신된 입력 데이타의 어드레싱 데이타 항목에 따라 할당되는 n 데이타 라인의 선택된 하나의 그룹으로 적용하기 위하여 배열되는 m개의 제1데이타 스위치 ; 각각이 할당된 n 데이타 라인에서 발생되는 저장 데이타의 판독을 위해 어드레싱 데이타의 항목에 따라 스위치가 관련된 데이타 출력단자에 연결시켜 주는 n 데이타 라인의 그룹중 하나를 선택하는 m개의 제2데이타 스위치를 갖추고 있으며, n, m 데이타 라인중 n의 상기 그룹은 관련된 제2데이타 스위치와 병렬로 분석회로에 연결되어 있고, 상기 분석회로는 기억소자배열로부터 판독된 저장 데이타를 포함하고 있거나 또는 저장 데이타의 최대 n-2 오류항목까지 적어도 하나의 오류항목이 발생했을 때 높은 저항상태를 취하는 출력신호를 공급하기 위해 배열되어 있으며, 제3데이타 스위치는 각각의 m 데이타 입력단자와 n 데이타 라인의 관련된 그룹 사이에서 제1데이타 스위치와 병렬로 연결되어 있고, 상기 제3데이타 스위치는 제어신호(제어신호의 수신을 위해 또 다른 단자가 제공되어 있다)에 따라 입력 데이타의 항목을 관련된 그룹의 모든 n 데이타 라인에 병렬로 전송하기 위해 배열되어 있으며, 제2데이타 스위치에 의해 선택된 저장 데이타와 그리고/또는 분석회로에 의해 만들어진 출력신호를 출력하기 위한 수단이 제공되며, 분석회로는 두개의 AND-게이트를 포함하며, 각각의 AND-게이트는 n개의 입력과 하나의 출력을 갖고 있고, 제1AND-게이트의 입력은 상기 데이타 라인의 각각에 접속되고, 제2AND-게이트의 입력은 인버트되어 있으며, 상기 데이타 라인에 각각 접속되고, 제1AND-게이트의 출력은 트랜지스터의 소오스에 연결되어 있고, 분석회로의 출력신호는 트랜지스터의 드레인에서 발생하도록 배열되어 있으며, 트랜지스터의 게이트는 두개의 입력을 갖고 있는 OR-게이트의 출력에 연결되어 있고, OR-게이트의 두 입력중 하나는 제1AND-게이트의 출력에 연결되어 있으며, 다른 하나는 제2AND-게이트의 출력에 연결되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 각각의 제3데이타 스위치는 n 트랜지스터를 포함하고 있으며, 트랜지스터 각각은 한편으로는 관련된 데이타 입력단자에, 다른 한편으로는 데이타 입력단자에 할당된 n 데이타 라인중 하나에 연결되어 있는 전도 경로를 가지며, 트랜지스터는 제어신호를 수신하기 위해 병렬로 연결된 게이트를 갖고 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제5항에 있어서, m 데이타 출력단자 각각을 위해, 제4데이타 스위치는 상기 제2데이타 스위치에 의해 선택된 데이타 라인으로부터의 저장 데이타나 또는 분석회로로부터의 출력신호로 된 제어신호 및 그 보신호에 따라 데이타 출력단자를 선택적으로 스위칭하기 위해 제공되어 있으며, 만일 후자의 신호가 높은 저항상태라면 그것이 데이타 출력단자의 상태인 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, m 제4데이타 스위치의 각각은 두개의 트랜지스터를 포함하고 있으며, 두 트랜지스터의 드레인 단자는 상호 연결되어 제4데이타 스위치에 할당된 데이타 출력단자에 연결되어 있으며, 제4데이타 스위치 각각에는 제1트랜지스터가 관련된 제2데이타 스위치의 출력에 연결되어 있는 소오스 단자를 갖고 있으며, 제4데이타 스위치 각각에는 다른 트랜지스터가 관련된 분석회로의 출력에 연결되어 있는 소오스 단자를 갖고 있고, 제1트랜지스터의 게이트는 보 제어신호에 연결되어 있으며, 다른 트랜지스터의 게이트는 제어신호에 연결되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제5항에 있어서, m 제2데이타 스위치 각각의 출력은 관련된 출력단자에 직접 유도되는 반면, 관련된 m 분석회로 각각의 출력은 분리되어 있으며, 달리 사용되지 않는 단자에 유도되는 것을 특징으로 하는 반도체 기억장치.
  10. 제5항에 있어서, 제어신호를 수신하기 위한 또 다른 단자가 반도체 기억장치의 별도의 달리 사용되지 않는 단자인 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 제어신호를 수신하기 위한 또 다른 단자가 반도체 기억장치에 의해 다른 신호용으로 사용되는 단자인 것을 특징으로 하는 반도체 기억장치.
  12. 제8항에 있어서, 또 다른 단자는 정상동작동안 어드레스 신호의 값에서 가장 높은 어드레스 신호가 가해지는 단자인 것을 특징으로 하는 반도체 기억장치.
  13. 제8항에 또는 제9항에 있어서, 분석회로가 사용되고 있는 동안 정상동작에서 테스트 동작으로 전환시키기 위해, 달리 사용된 이진값 신호 세트의 논리값 "1"의 연결에 상응하는 전위보다 큰 전위가 연결되는 것을 특징으로 하는 반도체 기억장치.
  14. 제10항에 있어서, 제어신호는 상기의 큰 전위가 주어졌는가를 인지하는 판별회로에 의해 제공되는 것을 특징으로 하는 반도체 기억장치.
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