JP2000339968A - データ転送回路 - Google Patents

データ転送回路

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JP2000339968A
JP2000339968A JP14824199A JP14824199A JP2000339968A JP 2000339968 A JP2000339968 A JP 2000339968A JP 14824199 A JP14824199 A JP 14824199A JP 14824199 A JP14824199 A JP 14824199A JP 2000339968 A JP2000339968 A JP 2000339968A
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Masatoshi Ishikawa
正敏 石川
Hiroaki Tanizaki
弘晃 谷崎
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Abstract

(57)【要約】 【課題】 データ転送レートが高く、消費電流が小さな
データ転送回路を提供する。 【解決手段】 ＤＲＡＭ内のデータ転送回路５におい
て、制御回路６０は、次のデータ転送期間に「Ｈ」レベ
ルから「Ｌ」レベルに放電すべきデータ転送線ＤＬ１１
と「Ｌ」レベルから「Ｈ」レベルにプリチャージすべき
データ転送線ＤＬ１２とを選択し、選択したデータ転送
線ＤＬ１１，ＤＬ１２間のＮチャネルＭＯＳトランジス
タ５７を一定時間だけ導通させる。データ転送線ＤＬ１
１の正電荷を有効利用して消費電流の低減化を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はデータ転送回路に
関し、特に、クロック信号に同期して送信側回路から受
信側回路にデータを転送するデータ転送回路に関する。
【０００２】
【従来の技術】従来より、半導体集積回路装置間におい
てまたは半導体集積回路装置の内部においてデータを転
送する方法として、送信側回路と受信側回路の間に２本
のデータ転送線を配置し、２本のデータ転送線を同電位
（たとえば「Ｈ」レベル）にプリチャージした後に２本
のデータ転送線の一方または他方を「Ｌ」レベルにする
ことによりデータ「０」または「１」を転送する方法が
知られている。
【０００３】
【発明が解決しようとする課題】しかし、このデータ転
送方法では、データを転送するごとに２本のデータ転送
線を一旦「Ｈ」レベルにプリチャージする必要があるの
で、データ転送線が長くなって配線容量および配線抵抗
が大きくなった場合にプリチャージに必要な時間が長く
なり、データ転送レートが低下するという問題があっ
た。
【０００４】そこで、本願発明者らは、送信側回路と受
信側回路の間に３本のデータ転送線を配置し、２本のデ
ータ転送線を用いてデータを転送している間に残りの１
本のデータ転送線を「Ｈ」レベルにプリチャージし、次
のデータ転送期間では３本のデータ転送線の内の「Ｈ」
レベルの２本のデータ転送線を用いてデータを転送する
ことにより、データ転送レートの低下を防止する方法を
提案した（特願平１０−３００８９６号参照）。
【０００５】しかし、このデータ転送方法では、データ
転送中にプリチャージを行なうので、データ転送後にプ
リチャージを行なっていた従来に比べ、消費電流が大き
くなるという問題が想定される。
【０００６】それゆえに、この発明の主たる目的は、デ
ータ転送レートが高く、消費電流が小さなデータ転送回
路を提供することである。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
クロック信号に同期して送信側回路から受信側回路にデ
ータを転送するデータ転送回路であって、３組の上流側
信号線および下流側信号線、信号伝達回路、第１の選択
回路、第２の選択回路、第３の選択回路、および接続回
路を備える。３組の上流側信号線および下流側信号線
は、送信側回路と受信側回路の間に配置される。信号伝
達回路は、各上流側信号線および下流側信号線の間に設
けられ、クロック信号に同期して上流側信号線の電位を
下流側信号線に伝達する。第１の選択回路は、３本の上
流側信号線のうちの第１の電位の２本の上流側信号線を
選択し、データに従って選択した２本の上流側信号線の
うちのいずれか一方の上流側信号線を第２の電位にする
とともに、残りの１本の上流側信号線を第１の電位にプ
リチャージする。第２の選択回路は、３本の下流側信号
線のうちの第１の電位の２本の下流側信号線を選択し、
選択した２本の下流側信号線を受信側回路に接続すると
ともに、残りの１本の下流側信号線を第１の電位にプリ
チャージする。第３の選択回路は、３組の上流側信号線
および下流側信号線の各々の電位に基づいて、次のデー
タ転送期間に第２の電位にされるべき下流側信号線と第
１の電位にプリチャージされるべき下流側信号線とを選
択する。接続回路は、クロック信号に同期して、第３の
選択回路によって選択された２本の下流側信号線を予め
定められた時間だけ接続する。
【０００８】請求項２に係る発明では、請求項１に係る
発明の第３の選択回路は、論理回路および保持回路を含
み、接続回路はスイッチング素子を含む。論理回路は、
３組の上流側信号線および下流側信号線のうちの各２組
の上流側信号線および下流側信号線に対応して設けら
れ、対応の２組のうちの一方の組の上流側信号線と他方
の組の下流側信号線とがともに第２の電位になったこと
に応じて制御信号を出力する。保持回路は、論理回路の
出力信号を保持し、クロック信号に同期して予め定めら
れた時間だけ出力する。スイッチング素子は、論理回路
に対応して設けられて対応の２本の下流側信号線間に接
続され、対応の保持回路から制御信号が出力されたこと
に応じて導通する。
【０００９】請求項３に係る発明では、請求項１または
２に係る発明の下流側信号線の容量値は上流側信号線の
容量値よりも大きい。
【００１０】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＤＲＡＭの要部を示すブロック図である。図１を
参照して、このＤＲＡＭは、メモリセルアレイ１、行デ
コーダ２、列デコーダ３、センスアンプ＋入出力制御回
路４、データ入出力線ＩＯ１，／ＩＯ１，ＩＯ２，／Ｉ
Ｏ２、データ転送回路５、データ入力バッファ６、デー
タ出力バッファ７およびデータ入出力端子８を備える。
【００１１】メモリセルアレイ１は、行列状に配列され
た複数のメモリセルを含む。各メモリセルには、予め固
有のアドレスが割当てられている。各メモリセルは、１
ビットのデータを記憶する。
【００１２】行デコーダ２は、外部から与えられる行ア
ドレス信号に従って、メモリセルアレイ１の行アドレス
を指定する。列デコーダ３は、外部から与えられる列ア
ドレス信号に従って、メモリセルアレイ１の列アドレス
を指定する。センスアンプ＋入出力制御回路４は、行デ
コーダ２および列デコーダ３によって指定されたアドレ
スのメモリセルをデータ入出力線ＩＯ１，／ＩＯ１に結
合する。
【００１３】書込動作時は、データ入出力線ＩＯ１，／
ＩＯ１間の電位差Ｘ１−Ｘ２として与えられたデータ
が、行デコーダ２および列デコーダ３によって指定され
たメモリセルに書込まれる。読出動作時は、行デコーダ
２および列デコーダ３によって指定されたメモリセルの
データが、センスアンプ＋入出力制御回路４によってデ
ータ入出力線ＩＯ１，／ＩＯ１間の電位差Ｘ１−Ｘ２の
形態で読出される。
【００１４】データ転送回路５は、読出動作時にデータ
入出力線ＩＯ１，／ＩＯ１の電位差Ｘ１−Ｘ２として読
出されたデータをデータ入出力線ＩＯ２，／ＩＯ２に転
送するものである。実際には、書込動作時にデータ入出
力線ＩＯ２，／ＩＯ２の電位差Ｙ１−Ｙ２として与えら
れたデータをデータ入出力線ＩＯ１，／ＩＯ１に転送す
るためのデータ転送回路もあるが、データが転送される
方向が異なるだけでデータ転送回路５と同様の構成であ
るので、図示および説明は省略される。
【００１５】データ入力バッファ６は、書込動作時に、
外部からデータ入出力端子８を介して与えられたデータ
を、入力許可信号ＩＥに応答してデータ入出力線ＩＯ
２，／ＩＯ２に与える。データ出力バッファ７は、読出
動作時に、データ入出力線ＩＯ２，／ＩＯ２に読出され
たデータを、出力許可信号ＯＥに応答してデータ入出力
端子８に出力する。
【００１６】以下、データ転送回路５について詳細に説
明する。データ転送回路５は、選択回路９，１１、送信
回路１０、比較的短いデータ転送線ＤＬ１〜ＤＬ３、お
よび比較的長いデータ転送線ＤＬ１１〜ＤＬ１３を含
む。データ転送線ＤＬ１１〜ＤＬ１３はデータ転送線Ｄ
Ｌ１〜ＤＬ３よりも長いので、データ転送線ＤＬ１１〜
ＤＬ１３の容量値はデータ転送線ＤＬ１〜ＤＬ３の容量
値よりも大きい。
【００１７】選択回路９は、データ入出力線ＩＯ１，／
ＩＯ１を介してセンスアンプ＋入出力制御回路４に接続
されるとともに、データ転送線ＤＬ１〜ＤＬ３を介して
送信回路１０に接続される。選択回路９は、データ転送
線ＤＬ１〜ＤＬ３の電位Ｖ１〜Ｖ３を比較して同じ電位
（「Ｈ」レベル）の２本のデータ転送線（たとえばＤＬ
１とＤＬ３）を選択し、選択した２本のデータ転送線Ｄ
Ｌ１，ＤＬ３をそれぞれデータ入出力線ＩＯ１，／ＩＯ
１に接続するとともに、残りの１本のデータ転送線ＤＬ
２を「Ｈ」レベルにプリチャージするものである。
【００１８】すなわち、選択回路９は、図２に示すよう
に、ＮチャネルＭＯＳトランジスタ１２〜１５およびプ
リチャージ＋制御回路１６を含む。ＮチャネルＭＯＳト
ランジスタ１２は、データ入出力線ＩＯ１の一方端とデ
ータ転送線ＤＬ１の一方端との間に接続され、そのゲー
トは制御信号Ｃ１を受ける。ＮチャネルＭＯＳトランジ
スタ１３は、データ入出力線ＩＯ１の一方端とデータ転
送線ＤＬ２の一方端との間に接続され、そのゲートは制
御信号Ｃ２を受ける。ＮチャネルＭＯＳトランジスタ１
４は、データ入出力線／ＩＯ１の一方端とデータ転送線
ＤＬ２の一方端との間に接続され、そのゲートは制御信
号Ｃ３を受ける。ＮチャネルＭＯＳトランジスタ１５
は、データ入出力線／ＩＯ１の一方端とデータ転送線Ｄ
Ｌ３の一方端との間に接続され、そのゲートは制御信号
Ｃ４を受ける。
【００１９】プリチャージ＋制御回路１６は、クロック
信号ＣＬＫ、リセット信号ＲＳＴおよびデータ転送線Ｄ
Ｌ１〜ＤＬ３の電位Ｖ１〜Ｖ３に応答して制御信号Ｃ１
〜Ｃ４を生成するとともにデータ転送線ＤＬ１〜ＤＬ３
のプリチャージを行なう。
【００２０】プリチャージ＋制御回路１６は、図３に示
すように、ＯＲゲート２０、ＮＡＮＤゲート２１〜２
３、インバータ２４〜２６，３９，４０、ＰチャネルＭ
ＯＳトランジスタ２７〜２９、フリップフロップ３１〜
３３、ＥＸ−ＮＯＲゲート３４〜３６およびＮＯＲゲー
ト３７，３８を含む。ＰチャネルＭＯＳトランジスタ２
７〜２９は、それぞれ、電源電位ＶＣＣのラインとデー
タ転送線ＤＬ１〜ＤＬ３との間に接続される。
【００２１】ＮＡＮＤゲート２１は、制御信号Ｃ１およ
びリセット信号ＲＳＴを受け、その出力はインバータ２
４を介してＰチャネルＭＯＳトランジスタ２７のゲート
に入力される。ＯＲゲート２０は、制御信号Ｃ２，Ｃ３
を受ける。ＮＡＮＤゲート２２は、ＯＲゲート２０の出
力信号およびリセット信号ＲＳＴを受け、その出力はイ
ンバータ２５を介してＰチャネルＭＯＳトランジスタ２
８のゲートに入力される。ＮＡＮＤゲート２３は、制御
信号Ｃ４およびリセット信号ＲＳＴを受け、その出力は
インバータ２６を介してＰチャネルＭＯＳトランジスタ
２９のゲートに入力される。
【００２２】リセット信号ＲＳＴが「Ｌ」レベルの期間
は、制御信号Ｃ１〜Ｃ４に関係なくＰチャネルＭＯＳト
ランジスタ２７〜２９が導通してデータ転送線ＤＬ１〜
ＤＬ３は「Ｈ」レベルにプリチャージされる。リセット
信号ＲＳＴが「Ｈ」レベルであり、かつ制御信号Ｃ１が
「Ｌ」レベルの期間は、ＰチャネルＭＯＳトランジスタ
２７が導通してデータ転送線ＤＬ１は「Ｈ」レベルにプ
リチャージされる。リセット信号ＲＳＴが「Ｈ」レベル
であり、かつ制御信号Ｃ２，Ｃ３が「Ｌ」レベルの期間
は、ＰチャネルＭＯＳトランジスタ２８が導通してデー
タ転送線ＤＬ２は「Ｈ」レベルにプリチャージされる。
リセット信号ＲＳＴが「Ｈ」レベルであり、かつ制御信
号Ｃ４が「Ｌ」レベルの期間は、ＰチャネルＭＯＳトラ
ンジスタ２９が導通してデータ転送線ＤＬ３は「Ｈ」レ
ベルにプリチャージされる。
【００２３】データ転送線ＤＬ１〜ＤＬ３の電位Ｖ１〜
Ｖ３は、それぞれフリップフロップ３１〜３３のデータ
入力端子Ｄに入力される。クロック信号ＣＬＫは、フリ
ップフロップ３１〜３３のクロック端子Ｃに入力され
る。リセット信号ＲＳＴは、フリップフロップ３１，３
３のセット端子Ｓに入力されるとともに、フリップフロ
ップ３２のリセット端子Ｒに入力される。
【００２４】フリップフロップ３１，３３は、リセット
信号ＲＳＴが「Ｌ」レベルの期間は、入力電位Ｖ１，Ｖ
３に関係なく「Ｈ」レベルを出力する。フリップフロッ
プ３２は、リセット信号ＲＳＴが「Ｌ」レベルの期間
は、入力電位Ｖ２に関係なく「Ｌ」レベルを出力する。
フリップフロップ３１〜３３は、リセット信号ＲＳＴが
「Ｈ」レベルの期間は、クロック信号ＣＬＫの「Ｈ」レ
ベルから「Ｌ」レベルへの立下がりエッジに応答してデ
ータ転送線ＤＬ１〜ＤＬ３の電位Ｖ１〜Ｖ３をラッチ
し、ラッチした電位Ｖ１〜Ｖ３を出力する。
【００２５】ＥＸ−ＮＯＲゲート３４はフリップフロッ
プ３１，３２の出力を受け、ＥＸ−ＮＯＲゲート３５は
フリップフロップ３１，３３の出力を受け、ＥＸ−ＮＯ
Ｒゲート３６はフリップフロップ３２，３３の出力を受
ける。ＥＸ−ＮＯＲゲート３４，３６の出力は、それぞ
れ制御信号Ｃ３，Ｃ２となる。ＮＯＲゲート３７は、Ｅ
Ｘ−ＮＯＲゲート３４，３５の出力を受け、その出力は
インバータ３９で反転されて制御信号Ｃ１となる。ＮＯ
Ｒゲート３８は、ＥＸ−ＮＯＲゲート３５，３６の出力
を受け、その出力はインバータ４０で反転されて制御信
号Ｃ４となる。
【００２６】リセット信号ＲＳＴが「Ｌ」レベルの期間
は、フリップフロップ３１〜３３はそれぞれ「Ｈ」レベ
ル、「Ｌ」レベル、および「Ｈ」レベルを出力する。し
たがって、フリップフロップ３１と３３の出力レベルが
一致してＥＸ−ＮＯＲゲート３５の出力が「Ｈ」レベル
となり、制御信号Ｃ１，Ｃ４が「Ｈ」レベルとなって図
２のＮチャネルＭＯＳトランジスタ１２，１５が導通
し、データ転送線ＤＬ１，ＤＬ３とデータ入出力線ＩＯ
１，／ＩＯ１とが接続される。
【００２７】リセット信号ＲＳＴが「Ｈ」レベルの期間
は、クロック信号ＣＬＫの立下がりエッジに応答してデ
ータ転送線ＤＬ１〜ＤＬ３の電位Ｖ１〜Ｖ３がフリップ
フロップ３１〜３３にラッチされる。フリップフロップ
３１と３２の出力レベルが一致した場合は、ＥＸ−ＮＯ
Ｒゲート３４の出力が「Ｈ」レベルになって制御信号Ｃ
１，Ｃ３が「Ｈ」レベルになり、図２のＮチャネルＭＯ
Ｓトランジスタ１２，１４が導通してデータ転送線ＤＬ
１，ＤＬ２とデータ入出力線ＩＯ１，／ＩＯ１が接続さ
れる。
【００２８】フリップフロップ３１と３３の出力レベル
が一致した場合は、ＥＸ−ＮＯＲゲート３５の出力が
「Ｈ」レベルになって制御信号Ｃ１，Ｃ４が「Ｈ」レベ
ルになり、図２のＮチャネルＭＯＳトランジスタ１２，
１５が導通してデータ転送線ＤＬ１，ＤＬ３とデータ入
出力線ＩＯ１，／ＩＯ１が接続される。
【００２９】フリップフロップ３２と３３の出力レベル
が一致した場合は、ＥＸ−ＮＯＲゲート３６の出力が
「Ｈ」レベルになって制御信号Ｃ２，Ｃ４が「Ｈ」レベ
ルになり、図２のＮチャネルＭＯＳトランジスタ１３，
１５が導通してデータ転送線ＤＬ２，ＤＬ３とデータ入
出力線ＩＯ１，／ＩＯ１が接続される。
【００３０】選択回路１１は、データ入出力線ＩＯ２，
／ＩＯ２を介してデータ入力バッファ６およびデータ出
力バッファ７に接続されるとともに、比較的長いデータ
転送線ＤＬ１１〜ＤＬ１３を介して送信回路１０に接続
される。選択回路１１は、データ転送線ＤＬ１１〜ＤＬ
１３の電位Ｚ１〜Ｚ３を比較して同じ電位（「Ｈ」レベ
ル）の２本のデータ転送線（たとえばＤＬ１１とＤＬ１
３）を選択し、選択した２本のデータ転送線ＤＬ１１，
ＤＬ１３をそれぞれデータ入出力線ＩＯ２，／ＩＯ２に
接続するとともに、残りの１本のデータ転送線ＤＬ１２
を「Ｈ」レベルにプリチャージするものである。
【００３１】すなわち、選択回路１１は、図４に示すよ
うに、ＮチャネルＭＯＳトランジスタ４１〜４４および
プリチャージ＋制御回路４５を含む。ＮチャネルＭＯＳ
トランジスタ４１は、データ入出力線ＩＯ２の一方端と
データ転送線ＤＬ１１の一方端との間に接続され、その
ゲートは制御信号Ｃ１１を受ける。ＮチャネルＭＯＳト
ランジスタ４２は、データ入出力線ＩＯ２の一方端とデ
ータ転送線ＤＬ１２の一方端との間に接続され、そのゲ
ートは制御信号Ｃ１２を受ける。ＮチャネルＭＯＳトラ
ンジスタ４３は、データ入出力線／ＩＯ２の一方端とデ
ータ転送線ＤＬ１２の一方端との間に接続され、そのゲ
ートは制御信号Ｃ１３を受ける。ＮチャネルＭＯＳトラ
ンジスタ４４は、データ入出力線／ＩＯ２の一方端とデ
ータ転送線ＤＬ１３の一方端との間に接続され、そのゲ
ートは制御信号Ｃ１４を受ける。
【００３２】プリチャージ＋制御回路４５は、駆動信号
／ＤＲ、リセット信号ＲＳＴおよびデータ転送線ＤＬ１
１〜ＤＬ１３の電位Ｚ１〜Ｚ３に応答して制御信号Ｃ１
１〜Ｃ１４を生成するとともに、データ転送線ＤＬ１１
〜ＤＬ１３のプリチャージを行なう。プリチャージ＋制
御回路４５は、図５に示すように、データ転送線ＤＬ１
〜ＤＬ３がデータ転送線ＤＬ１１〜ＤＬ１３で置換さ
れ、制御信号Ｃ１〜Ｃ４が制御信号Ｃ１１〜Ｃ１４で置
換されるだけで、図３で示したプリチャージ＋制御回路
１６と同じ構成である。
【００３３】リセット信号ＲＳＴが「Ｌ」レベルの期間
は、制御信号Ｃ１１〜Ｃ１４に関係なくＰチャネルＭＯ
Ｓトランジスタ２７〜２９が導通してデータ転送線ＤＬ
１１〜ＤＬ１３は「Ｈ」レベルにプリチャージされる。
リセット信号ＲＳＴが「Ｈ」レベルになり、かつ制御信
号Ｃ１１が「Ｌ」レベルの期間は、ＰチャネルＭＯＳト
ランジスタ２７が導通してデータ転送線ＤＬ１１は
「Ｈ」レベルにプリチャージされる。リセット信号ＲＳ
Ｔが「Ｈ」レベルになり、かつ制御信号Ｃ１２，Ｃ１３
が「Ｌ」レベルの期間は、ＰチャネルＭＯＳトランジス
タ２８が導通してデータ転送線ＤＬ１２は「Ｈ」レベル
にプリチャージされる。リセット信号ＲＳＴが「Ｈ」レ
ベルになり、かつ制御信号Ｃ１４が「Ｌ」レベルの期間
は、ＰチャネルＭＯＳトランジスタ２９が導通してデー
タ転送線ＤＬ１３は「Ｈ」レベルにプリチャージされ
る。
【００３４】リセット信号ＲＳＴが「Ｌ」レベルの期間
は、フリップフロップ３１〜３３がそれぞれ「Ｈ」レベ
ル、「Ｌ」レベル、および「Ｈ」レベルを出力する。し
たがって、フリップフロップ３１と３３の出力レベルが
一致してＥＸ−ＮＯＲゲート３５の出力が「Ｈ」レベル
となり、制御信号Ｃ１１，Ｃ１４が「Ｈ」レベルとなっ
て図４のＮチャネルＭＯＳトランジスタ４１，４４が導
通し、データ転送線ＤＬ１１，ＤＬ１３とデータ入出力
線ＩＯ２，／ＩＯ２とが接続される。
【００３５】リセット信号ＲＳＴが「Ｈ」レベルの期間
は、駆動信号／ＤＲの立下がりエッジに応答してデータ
転送線ＤＬ１１〜ＤＬ１３の電位Ｚ１〜Ｚ３がフリップ
フロップ３１〜３３にラッチされる。フリップフロップ
３１と３２の出力レベルが一致した場合は、ＥＸ−ＮＯ
Ｒゲート３４の出力が「Ｈ」レベルになって制御信号Ｃ
１１，Ｃ１３が「Ｈ」レベルになり、図４のＮチャネル
ＭＯＳトランジスタ４１，４３が導通してデータ転送線
ＤＬ１１，ＤＬ１２とデータ入出力線ＩＯ２，／ＩＯ２
が接続される。
【００３６】フリップフロップ３１と３３の出力レベル
が一致した場合は、ＥＸ−ＮＯＲゲート３５の出力が
「Ｈ」レベルになって制御信号Ｃ１１，Ｃ１４が「Ｈ」
レベルになり、図４のＮチャネルＭＯＳトランジスタ４
１，４４が導通してデータ転送線ＤＬ１１，ＤＬ１３と
データ入出力線ＩＯ２，／ＩＯ２が接続される。
【００３７】フリップフロップ３２と３３の出力レベル
が一致した場合は、ＥＸ−ＮＯＲゲート３６の出力が
「Ｈ」レベルになって制御信号Ｃ１２，Ｃ１４が「Ｈ」
レベルになり、図４のＮチャネルＭＯＳトランジスタ４
２，４４が導通してデータ転送線ＤＬ１２，ＤＬ１３と
データ入出力線ＩＯ２，／ＩＯ２が接続される。
【００３８】送信回路１０は、図６に示すように、イン
バータ５１〜５３、クロックドインバータ５４〜５６、
ＮチャネルＭＯＳトランジスタ５７〜５９および制御回
路６０を含む。インバータ５１およびクロックドインバ
ータ５４は、データ転送線ＤＬ１の他方端とデータ転送
線ＤＬ１１の他方端との間に直列接続される。インバー
タ５２およびクロックドインバータ５５は、データ転送
線ＤＬ２の他方端とデータ転送線ＤＬ１２の他方端との
間に直列接続される。インバータ５３およびクロックド
インバータ５６は、データ転送線ＤＬ３の他方端とデー
タ転送線ＤＬ１３の他方端との間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ５７は、データ転送線ＤＬ
１１とＤＬ１２の間に接続され、そのゲートが制御信号
Ｃ２１を受ける。ＮチャネルＭＯＳトランジスタ５８
は、データ転送線ＤＬ１２とＤＬ１３の間に接続され、
そのゲートは制御信号Ｃ２２を受ける。ＮチャネルＭＯ
Ｓトランジスタ５９は、データ転送線ＤＬ１３とＤＬ１
１の間に接続され、そのゲートは制御信号Ｃ２３を受け
る。
【００３９】制御回路６０は、データ転送線ＤＬ１〜Ｄ
Ｌ３，ＤＬ１１〜ＤＬ１３の電位Ｖ１〜Ｖ３，Ｚ１〜Ｚ
３に基づいて、「Ｈ」レベルから「Ｌ」レベルに放電さ
れるべきデータ転送線（ＤＬ１１）と「Ｌ」レベルから
「Ｈ」レベルにプリチャージされるべきデータ転送線
（たとえばＤＬ１２）とを選択し、選択したデータ転送
線ＤＬ１１，ＤＬ１２間のＮチャネルＭＯＳトランジス
タ５７を一定時間だけ導通させてデータ転送線ＤＬ１１
の正電荷の有効利用を図るものである。
【００４０】すなわち、制御回路６０は、図７に示すよ
うに、ＮＡＮＤゲート６１、遅延回路６２、インバータ
６４，６５、ＮＯＲゲート７１〜８２、トランスファー
ゲート８３〜８５およびラッチ回路８６〜８８を含む。
駆動信号ＤＲは、ＮＡＮＤゲート６１の一方入力ノード
に直接入力されるとともに、遅延回路６２を介してＮＡ
ＮＤゲート６１の他方入力ノードに入力される。遅延回
路６２は、直列接続された奇数個（図では５個）のイン
バータ６３を含む。ＮＡＮＤゲート６１の出力はインバ
ータ６４で反転されて信号ＳＨとなり、信号ＳＨはイン
バータ６５で反転されて信号／ＳＨとなる。
【００４１】駆動信号ＤＲは、図８（ｂ）に示すよう
に、デューティ比が１／２、所定の周期を有するクロッ
ク信号である。信号ＤＲが「Ｌ」レベルから「Ｈ」レベ
ルに立上がると、ＮＡＮＤゲート６１の一方入力ノード
は直ちに「Ｈ」レベルになるが、ＮＡＮＤゲート６２の
他方入力ノードは遅延回路６２の遅延時間だけ経過した
後に「Ｈ」レベルから「Ｌ」レベルに立下がる。したが
って、信号ＳＨは、図８（ｃ）に示すように、駆動信号
ＤＲの立上がりエッジに応答して立上がり、遅延回路６
２の遅延時間だけ経過した後に「Ｌ」レベルとなる。信
号／ＳＨは、図８（ｄ）に示したように、信号ＳＨの反
転信号となる。
【００４２】なお、図２および図３で示したクロック信
号ＣＬＫは、図８（ａ）に示すように、駆動信号ＤＲの
立下がりエッジに応答して一定時間だけ「Ｈ」レベルに
なる信号である。また、図５の駆動信号／ＤＲは、駆動
信号ＤＲの反転信号である。
【００４３】ＮＯＲゲート７１は、データ転送線ＤＬ
１，ＤＬ１２の電位Ｖ１，Ｚ２を受ける。ＮＯＲゲート
７２は、データ転送線ＤＬ２，ＤＬ１１の電位Ｖ２，Ｚ
１を受ける。ＮＯＲゲート７５は、データ転送線ＤＬ
２，ＤＬ１３の電位Ｖ２，Ｚ３を受ける。ＮＯＲゲート
７６は、データ転送線ＤＬ３，ＤＬ１２の電位Ｖ３，Ｚ
２を受ける。ＮＯＲゲート７９は、データ転送線ＤＬ
１，ＤＬ１３の電位Ｖ１，Ｚ３を受ける。ＮＯＲゲート
８０は、データ転送線ＤＬ３，ＤＬ１１の電位Ｖ３，Ｚ
１を受ける。ＮＯＲゲート７３は、ＮＯＲゲート７１，
７２の出力を受ける。ＮＯＲゲート７７は、ＮＯＲゲー
ト７５，７６の出力を受ける。ＮＯＲゲート８１は、Ｎ
ＯＲゲート７９，８０の出力を受ける。
【００４４】トランスファーゲート８３は、ＮＯＲゲー
ト７３の出力ノードとＮＯＲゲート７４の一方入力ノー
ドとの間に接続される。トランスファーゲート８４は、
ＮＯＲゲート７７の出力ノードとＮＯＲゲート７８の一
方入力ノードとの間に接続される。トランスファーゲー
ト８５は、ＮＯＲゲート８１の出力ノードとＮＯＲゲー
ト８２の一方入力ノードとの間に接続される。ラッチ回
路８６〜８８は、それぞれＮＯＲゲート７４，７８，８
２の一方入力ノードに接続される。ラッチ回路８６〜８
８の各々は、逆並列に接続された２つのインバータを含
む。
【００４５】信号ＳＨは、トランスファーゲート８３〜
８５のＰチャネルＭＯＳトランジスタ側のゲートに入力
される。信号／ＳＨは、トランスファーゲート８３〜８
５のＮチャネルＭＯＳトランジスタ側のゲートに入力さ
れるとともに、ＮＯＲゲート７４，７８，８２の他方入
力ノードに入力される。ＮＯＲゲート７４，７８，８２
の出力は、それぞれ制御信号Ｃ２１〜Ｃ２３となる。
【００４６】信号ＳＨが「Ｌ」レベルで信号／ＳＨが
「Ｈ」レベルの期間は、トランスファーゲート８３〜８
５が導通してＮＯＲゲート７３，７７，８１の出力レベ
ルがラッチ回路８６〜８８に与えられる一方、制御信号
Ｃ２１〜Ｃ２３は「Ｌ」レベルに固定される。
【００４７】信号ＳＨが「Ｌ」レベルから「Ｈ」レベル
に立上がり信号／ＳＨが「Ｈ」レベルから「Ｌ」レベル
に立下がると、トランスファーゲート８３〜８５が非導
通になってＮＯＲゲート７３，７７，８１の出力レベル
がラッチ回路８６〜８８にラッチされるとともに、ラッ
チ回路８６〜８８の出力信号がＮＯＲゲート７４，７
８，８２で反転されて制御信号Ｃ２１〜Ｃ２３となる。
【００４８】次に、図８に従って、この転送回路５の動
作について説明する。今、選択回路９によってデータ転
送線ＤＬ１，ＤＬ３が選択されてデータ入出力線ＩＯ
１，／ＩＯ１に接続され、データ転送線ＤＬ１，ＤＬ３
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、デ
ータ転送線ＤＬ２が「Ｈ」レベルにプリチャージされて
いるものとする。また、データ転送線ＤＬ１１，ＤＬ１
３が「Ｈ」レベルになり、データ転送線ＤＬ１２が
「Ｌ」レベルになっているものとする。
【００４９】時刻ｔ０において信号ＤＲが「Ｌ」レベル
から「Ｈ」レベルに立上がると、図７の回路において信
号ＳＨ，／ＳＨが一定時間だけ「Ｈ」レベルおよび
「Ｌ」レベルとなって信号Ｃ２１が一定時間だけ「Ｈ」
レベルとなる。また図５の回路において信号Ｃ１１，Ｃ
１４が「Ｈ」レベルになり、データ転送線ＤＬ１１，Ｄ
Ｌ１３がデータ入出力線ＩＯ２，／ＩＯ２に接続される
とともに、データ転送線ＤＬ１２のプリチャージが開始
される。また、図６の回路においてクロックドインバー
タ５４〜５６が活性化され、データ転送線ＤＬ１〜ＤＬ
３の電位Ｖ１〜Ｖ３がデータ転送線ＤＬ１１〜ＤＬ１３
に伝達されるとともに、信号Ｃ２１に応答してＮチャネ
ルＭＯＳトランジスタ５７が一定時間だけ導通する。こ
のとき、「Ｌ」レベルに放電されるべきデータ転送線Ｄ
Ｌ１１から「Ｈ」レベルにプリチャージされるべきデー
タ転送線ＤＬ１２に正電荷が流入する。このため、デー
タ転送線ＤＬ１１の正電荷が有効に使用され、消費電流
の低減化が図られる。
【００５０】次いで時刻ｔ１において信号ＤＲが「Ｈ」
レベルから「Ｌ」レベルに立下がると、クロックドイン
バータ５４〜５６が非活性化されるとともに、クロック
信号ＣＬＫが「Ｈ」レベルになってデータ転送線ＤＬ１
〜ＤＬ３の電位Ｖ１〜Ｖ３が選択回路９の制御回路１６
に取込まれる。一定時間後、クロック信号ＣＬＫが
「Ｌ」レベルに立下がると、図３の回路において信号Ｃ
２，Ｃ４が「Ｈ」レベルになり、データ転送線ＤＬ２，
ＤＬ３がデータ入出力線ＩＯ１，／ＩＯ１に接続される
とともに、データ転送線ＤＬ１が「Ｈ」レベルにプリチ
ャージされる。同時にデータ入出力線ＩＯ１，／ＩＯ１
に新たなデータが読出され、データ転送線ＤＬ２，ＤＬ
３はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。
なお、データ転送線ＤＬ１は、比較的短いので、プリチ
ャージのための消費電流は小さい。
【００５１】次いで時刻ｔ２において信号ＤＲが「Ｌ」
レベルから「Ｈ」レベルに立上がると、図７の回路にお
いて信号ＳＨ，／ＳＨが一定時間だけ「Ｈ」レベルおよ
び「Ｌ」レベルとなって信号Ｃ２３が一定時間だけ
「Ｈ」レベルとなる。また、図５の回路において信号Ｃ
１２，Ｃ１４が「Ｈ」レベルになり、データ転送線ＤＬ
１２，ＤＬ１３がデータ入出力線ＩＯ２，／ＩＯ２に接
続されるとともに、データ転送線ＤＬ１１のプリチャー
ジが開始される。また、図６の回路においてクロックド
インバータ５４〜５６が活性化され、データ転送線ＤＬ
１〜ＤＬ３の電位Ｖ１〜Ｖ３がデータ転送線ＤＬ１１〜
ＤＬ１３に伝達されるとともに、信号Ｃ２３に応答して
ＮチャネルＭＯＳトランジスタ５９が一定時間導通す
る。このとき、「Ｌ」レベルに放電されるべきデータ転
送線ＤＬ１３から「Ｈ」レベルにプリチャージされるべ
きデータ転送線ＤＬ１１に正電荷が流入する。このた
め、データ転送線ＤＬ１３の正電荷が有効に使用され、
消費電流の低減化が図られる。
【００５２】以下、同様にして、高速かつ低消費電流の
データ転送が実現される。なお、今回開示された実施の
形態はすべての点で例示であって制限的なものではない
と考えられるべきである。本発明の範囲は上記した説明
ではなくて特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。
【００５３】
【発明の効果】以上のように、請求項１に係る発明で
は、送信側回路と受信側回路の間に３組の上流側信号線
および下流側信号線を設け、各上流側信号線および下流
側信号線の間にクロック信号に同期して動作する信号伝
達回路を設ける。そして、第１の選択回路によって第１
の電位の２本の上流側信号線を選択し、それらのうちの
一方を第２の電位にしてデータを送信するとともに残り
の１本の上流側信号線を第１の電位にプリチャージす
る。また、第２の選択回路によって第１の電位の２本の
下流側信号線を選択し、それらを受信側回路に接続する
とともに残りの１本の下流側信号線を第１の電位にプリ
チャージする。さらに、第３の選択回路によって次のデ
ータ転送期間に第２の電位にされるべき下流側信号線と
第１の電位にプリチャージされるべき下流側信号線とを
選択し、選択した２本の下流側信号線を接続回路によっ
て所定期間だけ接続する。したがって、第１の電位から
第２の電位にされるべき下流側信号線から、第２の電位
から第２の電位にプリチャージされるべき下流側信号線
に電荷が供給される。よって、その分だけ電荷が有効に
使用されるので、消費電流の低減化が図られる。
【００５４】請求項２に係る発明では、請求項１に係る
発明の第３の選択回路は、３組の上流側信号線および下
流側信号線のうちの各２組の上流側信号線および下流側
信号線に対応して設けられ、対応の２組のうちの一方の
組の上流側信号線と他方の組の下流側信号線とがともに
第２の電位になったことに応じて制御信号を出力する論
理回路と、論理回路の出力信号を保持し、クロック信号
に同期して予め定められた時間だけ出力する保持回路と
を含み、接続回路は、論理回路に対応して設けられて対
応の２本の下流側信号線間に接続され、対応の保持回路
から制御信号が出力されたことに応じて導通するスイッ
チング素子とを含む。これにより、第３の選択回路およ
び接続回路を容易に構成できる。
【００５５】請求項３に係る発明では、請求項１または
２に係る発明の下流側信号線の容量値は上流側信号線の
容量値よりも大きい。この発明は、この場合に特に有効
である。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＤＲＡＭの構
成を示すブロック図である。
【図２】 図１に示した選択回路９の構成を示す回路ブ
ロック図である。
【図３】 図２に示したプリチャージ＋制御回路の構成
を示す回路図である。
【図４】 図１に示した選択回路１１の構成を示す回路
ブロック図である。
【図５】 図４に示したプリチャージ＋制御回路の構成
を示す回路図である。
【図６】 図１に示した送信回路の構成を示す回路ブロ
ック図である。
【図７】 図６に示した制御回路の構成を示す回路図で
ある。
【図８】 図１に示した転送回路５の動作を示すタイム
チャートである。
【符号の説明】
１ メモリセルアレイ、２ 行デコーダ、３ 列デコー
ダ、４ センスアンプ＋入出力制御回路、５ データ転
送回路、６ データ入力バッファ、７ データ出力バッ
ファ、８ データ入出力端子、９，１１ 選択回路、１
０ 送信回路、ＤＬ１〜ＤＬ３，ＤＬ１１〜ＤＬ１３
データ転送線、ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２
データ入出力線、１２〜１５，４１〜４４，５７〜５９
ＮチャネルＭＯＳトランジスタ、１６，４５ プリチ
ャージ＋制御回路、２０ ＯＲゲート、２１〜２３，６
１ ＮＡＮＤゲート、２４〜２６，３９，４０，５１〜
５３，６３〜６５ インバータ、２７〜２９ Ｐチャネ
ルＭＯＳトランジスタ、３１〜３３ フリップフロッ
プ、３４〜３６ ＥＸ−ＮＯＲゲート、３７，３８，７
１〜８２ ＮＯＲゲート、５４〜５６ クロックドイン
バータ、６０ 制御回路、８３〜８５ トランスファー
ゲート、８６〜８８ ラッチ回路。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期して送信側回路から
    受信側回路にデータを転送するデータ転送回路であっ
    て、 前記送信側回路と前記受信側回路の間に配置された３組
    の上流側信号線および下流側信号線、 各上流側信号線および下流側信号線の間に設けられ、前
    記クロック信号に同期して前記上流側信号線の電位を前
    記下流側信号線に伝達する信号伝達回路、 ３本の前記上流側信号線のうちの第１の電位の２本の上
    流側信号線を選択し、前記データに従って選択した２本
    の上流側信号線のうちのいずれか一方の上流側信号線を
    第２の電位にするとともに、残りの１本の上流側信号線
    を前記第１の電位にプリチャージする第１の選択回路、 ３本の前記下流側信号線のうちの前記第１の電位の２本
    の下流側信号線を選択し、選択した２本の下流側信号線
    を前記受信側回路に接続するとともに、残りの１本の下
    流側信号線を前記第１の電位にプリチャージする第２の
    選択回路、 前記３組の上流側信号線および下流側信号線の各々の電
    位に基づいて、次のデータ転送期間に前記第２の電位に
    されるべき下流側信号線と前記第１の電位にプリチャー
    ジされるべき下流側信号線とを選択する第３の選択回
    路、および前記クロック信号に同期して、前記第３の選
    択回路によって選択された２本の下流側信号線を予め定
    められた時間だけ接続する接続回路を備える、データ転
    送回路。
  2. 【請求項２】 前記第３の選択回路は、 前記３組の上流側信号線および下流側信号線のうちの各
    ２組の上流側信号線および下流側信号線に対応して設け
    られ、対応の２組のうちの一方の組の上流側信号線と他
    方の組の下流側信号線とがともに前記第２の電位になっ
    たことに応じて制御信号を出力する論理回路、および前
    記論理回路の出力信号を保持し、前記クロック信号に同
    期して前記予め定められた時間だけ出力する保持回路を
    含み、 前記接続回路は、前記論理回路に対応して設けられて対
    応の２本の下流側信号線間に接続され、対応の保持回路
    から制御信号が出力されたことに応じて導通するスイッ
    チング素子を含む、請求項１に記載のデータ転送回路。
  3. 【請求項３】 前記下流側信号線の容量値は前記上流側
    信号線の容量値よりも大きい、請求項１または請求項２
    に記載のデータ転送回路。
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