TW466493B - Data transfer circuit - Google Patents

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Masatoshi Ishikawa
Hiroaki Tanizaki
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Mitsubishi Electric Corp
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Description

4 6 649 3 五、發明說明（1) [先前技術之說明] [發明之領域] 本發明有關於資料轉送雷w 同步之方式將資料從發訊二:尤其有關於以與時鐘信號 轉送電路。 電路轉送到收訊侧電路之資料 [習知之技術] 在習知技術中，於半導體接μ 體電路裝置之内部，其轉=電路裝置間…導體積 路和收訊側f路之間配置2根貝/甚之習知方法是在發訊側電 轉送線預充電成為相同電位轉送線’、；2根之資料 料轉送線之一方或另夕卜二如「「H」位準)後’使2根資 或「1」。 丨成為「L」位準用來轉送「〇」 二V上此種資料轉送方法中，每次轉送資料時因為需 在資料轉逆“Λ / 充電成為H」位準，所以 ί充電需要t生配線電容和配線電阻變大之情况，发 Lb 時間’會有資料轉送率降低之問題。 ，本發明人等所提案之方法是在發訊側電路 側，s —之間配置3根之資料轉送線，在使用2根之資訊 線m送資料之期間，將其餘之1根資料轉送線預奋轉送 成ί ί /」位準，在下-個之資料轉送期間，使用t電 料1ΜΓ =:中之「Η」位準之2根之資料轉送線進行轉¥艮資 以資料轉送率之降低。 轉1^ ’藉 預 所以當與習知之在資料轉送後進行預充電違行 t情况
Ϊ Ϊ : Ϊ此種資料轉送方法中，因為在資料轉送中、·^ 46 649 3 五、發明說明（2) 比較時，消耗電流會變大為其問題 [發明之概要] 因此，本發明之主要目的是提供資料轉送率變高，消耗 電流變小之資料轉送電路。 簡單言之’本發明是在發訊側電路和收訊側電路之間設 置3組之上游側信號線和下游側信號線，在各個上游側\言° 號線和下游側k號線之間設置與時鐘信號同步進行動作之 信號傳達電路。另外，利用第1選擇電路用來選擇第〗電位 之2根上游側信號線，使其中之一方成為第2電位用來發送 資料，和將其餘之丨根上游側信號線預充電成為第丨電位。 另外，利用第2選擇電路用來選擇第〗電位之2根下游側芦 ίί，連接到收訊側電路’和將其餘之1根下游側‘ 唬線預充電成為第1電位。然後，利用第3選 c 下一個資料轉送期間所欲成為第2電位之 所欲預充電成為第】電位之游側_ 下^側$號線和 在指定之期間連接被選擇之2二；=電路 所欲自第!電位成為第2電位之下游側;線。因此’從 到所欲從第2電位預充電成為第2雷/ &線，將電何供給 P以有效的使用遠部份之電荷，所以可以減小消耗電因 最好疋使第3選擇電路包含有：邏輯電路 到上述之3相卜铲如π咕Γ 科電路，被設置成對應 工迷之d組上游侧信號線和游 ^ 號線均變成為第2電位時，就V出:；方之組之下游側信 电1 7就輸出控制信號；和保持電
46649 3 五、發明說明（3) 路，用來保持邏輯電路之輸出信號’以與時鐘信號同步之 方式’只在預定時間進行輸出；該連接電路包含有開關元 件，連接在與邏輯電路對應之2根下游側信號線之間，依 照從對應之保持電路之輸出控制信號，進行導通。利用這 種方式可以很容易構成第3選擇電路和連接電路。 化 最好是使下游側信號線之電容值大於上游側信號線之電 容值。本發明在此種情況特別有效。 [發明之實施形態] 圖]疋方塊圖’用來表示本發明之—實施形態之艱Μ之 主要部份。參照圖]，該DRAM具備有記憶單元陣列】， 碼器2，行解碼器3，感測放大器+輸入/輸出控制電路4， 資料輸入/輸出線1〇1，/101，1〇2，/1〇2，資料轉送電路5, 貧料輸入緩衝器6 ’資料輸出緩衝器7和資料輸入/輸出端 子8 〇 該記憶單元陣列1包含有多個記憶單元被排 狀。在各個記憶單元祜箱奏八# m , - 被預先刀配固有之位址。各個記憶單 7G用來記憶1個位元之資料〇 f 口解：器;依,嶋部施加之列位址信號，用來指定記 憶早7C陣列1之列位址。行解碼器3依照 址信號，用來指定記憶單㈣m之行位址之= 輸入/輸出控制電路4用來將列鮭成π 9 J / A 大益+ W η B m 解碼和行解碼器3所指定 之位之4 。到資料輸人/輸出線Ι(Η，/ι〇ι。 f寫入動作時’將以資料輸人/輸出線101，/IG1間之電 位差X1 - X 2施加之資料窝入$1丨士 s | 才叶罵入到由列解碼器2和行解碼器3所
89106437.ptd B 7 I 466493 -—-—--------- 五、發明說明（4) 指定之記憶單元。在讀出動作時，利用感測放大器+輸入/ 輸出控制電路4，以資料輸入/輸出線101，/101間之電位差 X卜X2之形態’讀出由列解碼器2和行解碼器3所指定之記 憶單元之資料。 資料轉送電路5在讀出動作時，讀出成為資料輸入/輸出 線101，/101之電位差XbX2之資料，將其轉送到資料輸入〆 輸出線102,/102。實際上具有資料轉送電路在寫入動作 時’用來將成為資料輸入/輸出線1〇2,/102之電位差Y卜Y2 之資料轉送到資料輸入/輸出線I〇i，/I〇][，因為其構造與
資料轉送電路5相同只有資料之轉送方向不同，所以其圖 式和說明加以省略D 資料輸入緩衝器6在寫入動作時，將從外部經由資料輸 入/輸出端子8施加之資料，施加到資料輸入/輸出線 102, /102用來回應輸入許可信號1£；。資料輸出缓衝器7在 讀出動作時’將被讀出到資料輸入/輸出線〗川〇2之資 料’輸出到該資料輸入/輸出端子8用來回應輸出許可信號 0E « 下面將詳細的說明資料轉送電路5。該資料轉送電路5包 含有選擇電路9，11，發訊電路1 〇，較短之資料轉送線PL 1 〜DL3 ’和較長之資料轉送線DU 1〜DL13。因為資料轉送 線DL11〜DL13比資料轉送線DL1〜DL3長，所以資料轉送線 DL1 1〜DL13之電容值大於資料轉送線DL]〜DL3之電容值。 選擇電路9經由資料輸入/輸出線〖οι，/ιοί連接到感測 放大器+輸入/輸出控制電路4，和經由資料輸送線dl 1〜
89106437,ptd 第8頁 4 6 6 4-9 3 五、發明說明（5) DL3連接到發訊電路1〇 ^選擇電路9用來使資料轉送線DL1 〜DL3之電位VI〜V3進行比較，選擇相同電位（「H」位 準）之2根資料轉送線（例如DL1和DL3 )，將被選擇之2根 資料轉送線DL1，DL3分別連接到資料輸入/輸出線101, /101 ’和將其餘之i根資料轉送線DL2預充電成為「H」位 準。 亦即’選擇電路9如圖2所示，包含有N通道M0S電晶體12 〜15和預充電+控制電路16。n通道MOS電晶體12連接在資 料輸入/輸出線I 0 1之一端和資料轉送線DL i之一端之間， 以其閘極接受控制信號C1。N通道M0S電晶體13連接在資料 輸入/輸出線I 01之一端和資料轉送線D L 2之一端之間’以 其閘極接受控制信號C2。Ν通道MOS電晶體1 4連接在資料輸 入/輸出線/ 101之一端和資料轉送線DL2之一端之間，以其 聞極接文控制信號C3。Ν通道M0S電晶體1 5連接在資料輸入 /輸出線/ I 01之一端和資料轉送線D L3之一端之間，以其閘 極接受控制信號C4。 、 預充電+控制電路16在回應時鐘信號以^，重設信號RST 和資料轉送線DL1〜DL3之電位VI〜V3時，產生控制信抓 〜C4和進行資料轉送線Du〜DL3之預充電。 4預充電+控制電路1 6如圖3所示，包含有〇R閘2〇，N^ 閘21〜23，反相器24〜26，39, 40 ’ P通道M0S電晶體27〜 29，正反器31 〜33，EX-N0R 閉 34 〜36 和 _ 閘 3 7, 38。Ρϋ 道M0S電晶體27〜29分別連接在電源電位Vcc之 送線DL1〜DL3之間。 胃w w
89106437.pld 第9頁
4 6 64 9 3 五、發明說明（6) NAND閘21接受控制信號C1和重設信號RST，其輸出經由 反相器24輸入到P通道MOS電晶體27之閘極。OR閘20接受控 制信號C2, C3。NAND閘22接受OR閘20之輸出信號和重設信 號RST，其輸出經由反相器25輸入到P通道M0S電晶體28之 閘極。ΝΑΝΟ閘23接受控制信號C4和重設信號RST，其輸出 經由反相器26輸入到Ρ通道M0S電晶體29之閘極。 在重設信號RST為「L」位準之期間，與控制信號C1〜C4 無關的’ Ρ通道M0S電晶體27〜29進行導通，資料轉送線 DL1〜DL3被預充電成為「Η」位準。在重設信號RST為 「Η」位準而且控制信號C1為「L」位準之期間，Ρ通道M0S 電晶體27進行導通，資料轉送線DL 1被預充電成為「Η」位 準。在重設信號RST為「Η」位準而且控制信號C2, C3為 「L」位準之期間，ρ通道m〇S電晶體28進行導通，資料轉 送線DL2被預充電成為「Η」位準。在重設信號RST為「Η」 位準而且控制信號C4為「L」位準之期間，Ρ通道M0S電晶 體29進行導通，資料轉送線DL3被預充電成為「η」位準。 資料轉送線DL1〜gL3之電位VI〜V3分別輸入到正反器31 〜33之資料輪入端子d。時鐘信號CLK輸入到正反器31〜33 之時鐘端子C。重設信號RST輸入到正反器31，33之設定端 子S ’和輸入到正反器32之重設端子R。 正反器31，33在重設信號RST為「L」位準之期間，與輪 入電位VI，V3無關的輸出「H」位準。正反器32在重設信號 RST為「L」位準之期間，與輸入電位V2無關的輸出「L」位 準。正反器31〜33在重設信號rst為「H」位準之期間，在
89106437.ptd 第10頁 46 649 3 五、發明說明（7) 應時鐘信號CLK之從「H」位準下降為「[」位準之邊 ’閃鎖資料轉送線DL1〜D L 3之電位v 1〜v 3，輪屮 鎖之電位VI〜V3 EX-NOK閘34接收正反器31，32之輸出，EX_N〇R閘35接受 正反器31，33之輸出，EX-NOR閘36接受正反器32, 33之輪又 出。EX-NOR閘34, 36之輸出分別成為控制信號C2, C3。n〇r 間37、，接受以4〇1?閘34,35之輸出，其輸出被反相器39反 相成為控制信號Cl。NOR閘38,接受EX_N〇R閘35, 36之輸 出’其輸出被反相器4 0反相成為控制信號C4 ^ 在重設信號RST為「L」位準之期間，正反器31〜33分別 ，出「H」位準，「L」位準，和「H」位準。因此，正反 器31和33之輸出位準一致^义^⑽閘”之輸出變成為 二Η」位準，控制信號C1，C4變成為「H」位準，圖2 通 運M0S電晶體12’ 15進行導通’用來連接資料轉送線DU， DL3和資料輸入/輸出線Ι〇1，/ί(Π。 在重设信號RST為「Η」位準之期間’在回應時鐘信號 CLK之下降邊緣時，資料轉送線DU〜叽3之電位η〜被 閂鎖在正反器31〜33。在正反器31和32之輸出位準為一致 ，情況時，EX-N0R閘34之輪出變成為「H」位準，控制信 號C1’C3變成為「H」位準，圖2之n通道M〇s電晶體12，14進 行導通’用來連接資料轉送線DL1，儿2和資料輸入/輸出線 101，/101 。 在正反器31和33之輸出位準為一致之情況時，EX_N〇R閘 35之輸出變成為「H」位準，控制信號C1, C4變成為ΓΗ」
89106437.ptd 第11頁 4 6 6 49 3 五、發明說明（8) 位準，圖2之N通道MOS電晶體12, 1 5進行導通，用來連接資 料轉送線DL1，DL3和資料輸入/輸出線101，/101。 在正反器32和33之輸出位準為一致之情況時，EX-N0R閘 3 6之輸出變成為「Η」位準，控制信號C2，C4變成為「Η」 位準，圖2之Ν通道M0S電晶體13, 15進行導通，用來連接 資料轉送線儿2,0[3和資料輸入/輸出線1〇1，/1〇1。 選擇電路11經由資料輸入/輸出線I 〇 2，/ I 〇 2連接到資料 輸入緩衝器6和資料輸出緩衝器7，和經由較長之資料轉送 線DL11〜DL13連接到發訊電路1〇。選擇電路11使資料轉送 線DL11〜DL13之電位Ζ1〜Ζ3進行比較，選擇相同電位 (「Η」位準）之2根資料轉送線（例如DL11和DL13)，將所選 擇之2根資料轉送線DL1 1，DL13分別連接資料輸入/輸出線 102,/ 102 ’和將其餘之1根料轉送線DL12預充電成為「η」 位準。 亦即’選擇電路11如圖4所示，包含有n通道mos電晶體 41〜44和預充電+控制電路45。N通道M〇s電晶體41連接在 資料輸入/輪出線102之一端和資料轉送線DL1丨之一端之 間，以其閘極接受控制信號C1 i ^ N通道M〇s電晶體42連接 在資料輸入/輸出線102之一端和資料轉送線叽12之一端之 間^以其閘極接受控制信號c〗2 通道M〇s電晶體43連接 在資料輸入/輸出線/丨〇2之一端和資料轉送線DU2之一端 之間，以其閘極接受控制信號C13，N通道M〇s電晶體44連 接在資料資料^人/輪出線/ IQ2之—端和f料轉送線如3 之—端之間’以其閘極接受控制信號C14。
89106437.ptd 第12頁 _4^6Λ1_3___ 五'發明說明^ " =充電+控制電路45在回應驅動信號，重設信號rst ^料轉廷線DL11〜DL13之電位Z1〜Z3時，產生控制信號 C1 4 ’和進行資料轉送線DL11〜DL1 3之預充電。預充 娃+控制電路45如圖5所示，只是以資料轉送線DL11〜DL13 上換#料轉送線DL1〜DL3，以控制信號C1】〜Cl4替換控制 L號C1〜C 4，其他部份之構造與圖3所示之預充電+控制電 路1 6相同。 在重设k號1?$1'為「L」位準之期間，與控制信號c丨1〜 C14無關的，p通道M〇s電晶體27〜29進行導通，用來將資 料轉送線DL11〜DL13預充電成為「H」位準。在重設信 號RST變成為「Η」位準，而且控制信號c丨i為「L」位準之 期間，P通道M0S電晶體27進行導通，用來將資料轉送線 DL1 1預充電成為rH」位準。在重設信號RST變成為「η」 位準，而且控制信號C12，C13為「L」位準之期間，p通道 MOS電晶體28進行導通，用來將資料轉送線DU 2預充電成 為「H」位準。在重設信號RST變成為「H」位準，而且控 制信號C14為「L·」位準之期間’P通道電晶體29進行導 通’用來將資料轉送線DL13預充電成為「η」位準。 在重設信號RST為「L」位準之期間，正反器31〜33分別 輸出「Η」位準’ 「L」位準’和「Η」位準。因此，正反 器31和33之輸出位準一致，EX-NOR閘35之輸出變成為 「Η」位準，控制信號Cll，C14變成為「η」位準，圖4 通道MOS電晶體41，44進行導通，用來連接資料轉送線 DL11，DL13和資料輸入/輸出線1〇2，/1〇2。
89106437.ptd 第13頁
Ahb/19 3___ 五、發明說明（10) 在重設信號RST為「Η」位準之期間，在回應驅動信號 /DR之下降邊緣時’資料轉送線儿〗1〜儿丨3之電位2〗〜Ζ3 被閂鎖在正反器31〜33。在正反器31和32之輸出位準為一 致之情況’ EX-NOR閘34之輸出變成為γη」位準’控制信 號C11，C13變成為「Η」位準，圖4之^|通道M0S電晶體41，43 進行導通’用來連接資料轉送線DL1丨，DL12和資料輸入/輸 出線102,/102 。 在正反器31和33之輸出位準一致之情況，ex-n〇r閘35 之輸出變成為「H」位準，控制信號C11，C14變成為「H」 位準，圖4之N通道M0S電晶體41，44進行導通，用來連接資 料轉送線DL1 1，DL1 3和資料輸入/輸出線102, / 102。 在正反器32和33之輸出位準為一致之情況時，閘 36之輸出變成為「Hj位準，控制信號C12，C〗4變成為 厂Η」位準’圖4之N通道M0S電晶體42, 44進行導通，用來 連接資料轉送線DL1 2, DL1 3和資料輸入/輸出線1〇2, / 102。 發訊電路1〇如圖6所示，包含有反相器51〜53，計時反 相器54〜56，Ν通道M0S電晶體57〜59和控制電路60。反相 器51和計時反相器54串聯連接在資料轉送線DU之另外一 端和資料轉送線DL11之另外一端之間。反相器52和計時反 相器55串聯連接在資料轉送線DL2之另外一端和資料轉送 線DL12之另外一端之間。反相器53和計時反相器56串聯連 接在資料轉送線DL3之另外一端和資料轉送線DL13之另外 —端之間。N通道M0S電晶體57連接在資料轉送線])U丨和 DL12之間’以其閘極接受控制信號(；21 通道電晶體
4 b 649 3 五、發明說明（11) 5 8連接在資料轉送線儿】2和DL〗3之間，以其閘極接受控制 信號C22。N通道MOS電晶體59連接在資料轉送線DL13和 DLU之間’以其閘極接受控制信號€23。 控制電路6〇根據資料轉送線DL1〜DL3，DL1 1〜DL13之電 位VI〜V3，Z1〜Z3 ’選擇希望從「H」位準放電成為rL」 位準之資料轉送線（DL11)和希望從「L」位準充電成為 「H」位準之資料轉送線（例如DL1 2 )之其中之一，使被選 擇之資料轉送線DL11，DL12之間之N通道MOS電晶體57只導 通一定之時間，藉以有效的利用資料轉送線DL11之正電 荷。 亦即，控制電路60如圖7A和7B所示，包含有NANI)閘61， 延遲電路62，反相器64, 65, NOR閘7〗〜82，轉移閘83〜85 和閂鎖電路86〜88。驅動信號DR直接輸入到NAND^61之一 =之輸入節點，和經由延遲電路62輸入到^叩閘61之另外 方之輪入節點。延遲電路62包含被串聯連接為奇位數 L於哭1中為5個）之反相器63 °NAND閘61之輸出變成為被反 反相之信號SH，信號SH被反相器旰反相成為信號 驅勤彳έ號D R是如圖8 B所示之具有 期之時鐘信號。當信號DR從「L … 準，NAND閘61之另一方之於λ々々β1_ 」位 延遲時間之後二二=過=電路62之 信號SH如圖8C所示，在回應驅動信號卯之丄升邊緣；此進 46 649 3 五、發明說明（12) 行上升，在經過延遲電路62之延遲時間之後變成為「l」 位準。k號/SH如圖8D所示’變成為信號SH之反相信號。 另外’圖2和圖3所示之時鐘信號CLK如圖8A所示，在回 應驅動k號DR之下降邊緣時，只在一定之時間變成為 「H」位準。另外’圖5之驅動信號/DR是驅動信號DR之反 相信號。 NOR閘71接受資料轉送線DL1，DU 2之電位V1，Z2。N〇R閘 72接受資料轉送線DL2 ’DL11之電位V2，Z1。肋1?閘75接受 資料轉送線DL2，DL13之電位V2，Z3 °N0R閘76接受資料轉送 線DL3, DL1 2之電位V3, Z2。N0R79接受資料轉送線dli，DL1 3 之電位VI，Z3。NOR閘80接受資料轉送線dl3, DL11之電位
V3，Z1 〇N0R閘73接受NOR閘71，72之輸出。NOR閘77接受NOR 閘75,76之輸出。NOR閘81接受NOR閉79,80之輸出。 轉移閘8 3連接在N0R閘7 3之輸出節點和nOR閘7 4之一方之 輸入節點之間。轉移閑84連接在NOR閘77之輸出節點和n〇R 閘78之一方之輸入節點之間。轉移閘85連接在N〇R閘81之 輸出節點和NOR閘82之一方之輸入節點之間。閂鎖電路 〜88分別連在NOR閘74, 78, 82之一方之輸入節點。μ鎖電 路86〜88之各個包含有倒並聯連接之2個反相器。 信號SH輸入到轉移閘83〜85之Ρ通道M0S電晶體側之閘 極。信號/SH輸入到轉移閘83〜85之Ν通道M0S電晶體側之 閘極’和輸入到NOR閘74, 78, 82之另外一方之輸入節點。 NOR閘74, 78, 82之輸出分別成為控制信號C21〜C23。 在信號SH為「L」位準，信號/Si]為「H」位準之期間，
89106437.ptd 第16頁 4 6 649 3 五、發明說明（13) 轉移閘83〜85進行導通’ NOR閘73, 77, 81之輸出位準施加 在閂鎖電路86〜88，另外一方面，控制信號C21〜C23被固 疋在「L」位準。 「§ #號SH從「L」位準上升成為「fj」位準，信號/π從 、H」位準下降成為「L」位準時，轉移閘83〜85變成非導 通，NOR閘73, 77, 81之輸出位準被閂鎖在閂鎖電路86〜 88 ’和閃鎖電路86〜88之輸出信號被肋^閘74,78,82反相 成為控制信號C21〜C23。 下面將依照圖8 A〜8M用來說明該轉送電路5之動作。利 用選擇電路9選擇資料轉送線DL1，DL3，使其連接到資料輸 2輸出線101，/101，資料轉送線1)1^，1)13分別變成為 「 J位準和Γ H」位準’資料轉送線DL2被預充電成為 」#位準η另外’資料轉送線DU ^ DLn變成為「η」位 去資料轉送線DL1 2變成為「l」位準。 當在時刻tO ’信號DR從「L」位準上升成為「H」位準 圖7之電路中之信號SH，/SH只在一定之時間變成 J位準和「L」位準，信號C2 1只在一定之時間變成 从谁 平。另外’在圖5之電路中信號C11，C14變成「Η」
{立準，咨^ A 貞料轉送線DL11, DL13連接到資料輸入/輸出線102, 電路中:開始貧料轉送線DL12之預充電。另外，在圖6之 之電 叶時反相器54〜56被活性化，資料轉送線DL1〜DL3 ♦ 〜V3傳達到資料轉送線DL11〜DL13 ’和在回應信 _ % ’ Ν通道M0S電晶體57只在一定之時間進行導通。 這時，# T π μ 1之正電荷從所欲放電成為「L」位準之資料轉送線
89106437,ptd 第17頁 46649 3 五、發明說明（14) DL1 1，流入到所欲預充電成r H」位準之資料轉送線 DL1 2。因此’可以有效的使用資料轉送線儿〗丨之正電荷， 藉以減小消耗電流。 其次時刻tl ’當信號DR從「H」位準下降為「L」位準 時’計時反相器54〜5 6被非活性化’和時鐘信號CLK變成 為「H」位準，資料轉送線])]^〜])!^之電位V1〜V3被取入 到選擇電路9之控制電路1 6。在一定之時間後，當時鐘信 號CLK下降成為「L」位準時’在圖3之電路中信號C2, C4變 成為「H」位準。資料轉送線DL2, DL3連接到資料輸入/輸 出線I 01,/ I 〇 1 ’和資料轉送線DL1被預充電成為「Η」位 準。同時將新的資料讀出到資料輸入/輸出線1〇1，/1〇1， 資料轉送線DL2 ’ DL3分別變成為「Η」位準和「L」位準。 另外’資料轉送線DL1因為比較短，所以減小預充電之消 耗電流。 其次在時刻12，當信號DR從「L」位準上升成為「Η」位 準時，在圖7Α和7Β之電路中，信號SH，/SH只在一定之時 間變成為「Η」位準和「L」位準，信號c 2 3只在一定之時 間變成為「Η」位準。另外*在圖5電路中，信號C12, C1 4 變成為「Η」位準’資料轉送線DL12，DL13連接到資料輸 入/輸出線102, / 102，和開始資料轉送線DL11之預充電。 另外，在圖6之電路中，計時反相器5 4〜5 6被活性化，資 料轉送線DL1〜DL3之電位VI〜V3傳達到資料轉送線DL11〜 DL13，和在回應信號C23時，N通道M0S電晶體59在一定之 時間進行導通，這時’正電荷將所欲放電成為「L」位準
89106437.ptd 第 18 頁 4 b 649 3
=資料轉送線DL1 3，流入到所欲預充電成 >料轉送線DL11。因此，可以有效的利用 之正電荷’藉以減小消耗電流。 ，j位準之 胃#轉送線DLI 3 以下同樣的可以實現高速而且低消耗電流之資料轉送。 另外’此處所揭示之實施形態之所有部份只作舉例之 用’不應視為用來限制本發明β本發明之範圍不是以上之 說明，而是下面所示之申請專利範圍，包含與申請專利範 圍同等意義和範圍内之所有之變更。 [元件編號之說明] 1 記憶單元陣列 2 列解碼器 3 行解碼器 4 5 感測放大器+輸入/輸出控制電路 資料轉送電路 6 資料輸入緩衝器 7 資料輸出緩衝器 8 資料輸入/輸出端子 9 選擇回路 10 發訊電路 11 選擇回路 12 N通道M0S電晶體 13 N通道M0S電晶體 14 N通道M0S電晶體 15 N通道M0S電晶體
89106437.ptd 第19頁 46649 3 五、發明說明（16) 16 預充電+控制電路 20 OR 閘 21 NAND 閘 22 NAND 閘 23 NAND 閘 24 反相器 25 反相器 26 反相器 27 P通道M0S電晶體 28 P通道M0S電晶體 29 P通道M0S電晶體 31 正反器 32 正反器 33 正反器 34 EH0R 閘 35 EX-N0R 閘 36 EX-N0R 閘 37 NOR 閘 38 NOR 閘 39 反相器 40 反相器 41 N通道M0S電晶體 42 N通道M0S電晶體 43 N通道M0S電晶體
89106437.ptd 第20頁 ,46649 3 五、發明說明（17) 44 N通道MOS電晶體 45 預充電+控制電路 51 反相器 52 反相器 53 反相器 5 4 計時反相器 5 5 計時反相器 56 計時反相器 57 N通道MOS電晶體 58 N通道MOS電晶體 59 N通道MOS電晶體 60 控制電路 61 ΝΑΟ 閘 62 延遲電路 6 3 反相器 64 反相器 65 反相器 71 _閘 72 _閘 73 _閘 74 NOR 閘 75 NOR 閘 76 NOR 閘 77 NOR 閘
89106437.ptd 第21頁 j 46 64B 3 五、發明說明（18) 78 _閘 79 _閘 80 NOR 閘 81 NOR 閘 82 NOR 閘 83 轉移閘 84 轉移閘 85 轉移閘 86 閂鎖電路 87 閂鎖電路 88 閂鎖電路 DL1 資料轉送線 DL2 資料轉送線 DL3 資料轉送線 DL11 資料轉送線 DL12 資料轉送線 DL13 資料轉送線 VI 電位 V2 電位 V3 電位 Z1 電位 Z2 電位 Z3 電位 Y1 電位差
S9106437.ptd 第22頁 46649 3 (19) 電位差 資料輸 資料輸 資料輸 資料輸 控制信 控制信 控制信 控制信 電位差 電位差 控制信 控制信 控制信 控制信 控制信 控制信 控制信 輸出許 輸入許 時鐘信 重設信 電源電 驅動信 五、發明說明 Y2 101 /101 102 /102 C1 C2 C3 C4
XI X2 C11 C12 C13 C14 C21 C22 C23
0E
IE
CLK
RST
VCC
/DR 入/輸出線 入/輸出線 入/輸出線 入/輸出線 號 號 號 號 號 號 號 號 號 號 號 可信號 可信號 號 號 位 號
89106437.pid 第23頁 46649 3 五、發明說明（20) DR 驅動信號 SH 信號 /SH 信號 89106437.ptd 第24頁 466493 圊式簡單說明 圖1是方塊圖，用來表示本發明之一實施形態之DR AM之 構造。 圖2是電路方塊圖，用來表示圖1所示之選擇電路9之構 造。 圖3是電路圖，用來表示圖2所示之預充電+控制電路之 構造。 圖4是電路方塊圖，用來表示圖1所示之選擇電路11之構 造。 圖5是電路圖，用來表示圖4所示之預充電+控制電路之 構造。 圖6是電路方塊圖，用來表示圖1所示之發訊電路之構 造。 圖7A和7B是電路圖，用來表示圖6所示之控制電路之構 造。 圖8A〜8M是時間圖，用來表示圖1所示之轉送電路5之動 作。
89106437.ptd 第25頁

Claims (1)

  1. 466A9 3 六、申請專利範圍 ' ----- 1 · -種資料轉送電路’以與時鐘信號同步的方 從發訊侧電路轉送到收訊側電路，其特徵是具備有.賣科 3組之上游侧信號線和下游側信號線，被配置在上 發訊側電路和上述之收訊側電路之間； < < 信號傳達電4 ’被設在各個上游側信號線和下 線之間，以與上述之時鐘信號同步之方式，用來將上 上游側信號線之電位傳達到上述之下游側信號線； 第1選擇電路’用來選擇上述之3根上游側信號線中之 1電位之2根上游側信號線，使依照上述資料選擇之2根上 游側信號線中之任何一方之上游側信號線成為第2電位， 和將其餘之1根上游側信號線預充電成為上述之第丨電位· 、第2選擇電路，用來選擇上述之3根下游側信號線中之上 述第1電位之2根下游側信號線，使被選擇之2根下游側芦 號線連接到上述之收訊側電路，和將其餘之1根下游側^ 號線預充電成為上述之第1電位； ° 第3選擇電路，根據上述3組之上游側信號線和下游側信 號線之各個之電位，選擇在下—個資料轉送期間所欲成^ 上述第2電位之下游側信號線和所欲預充電成 啻 位之下游側信號線，和 巧上這第1電 連接電路’以與上述之時鐘信號同步之方式，用來使上 述之第3選擇電路所選擇之2根下游侧信號線，只連接預定 之時間。 2 ♦如申請專利範圍第1項之資料轉送電路，其中 述之第3選擇電路包含有：
    11 89106437,ptd
    第26頁 六、申請專利範圍 邏輯電路，被設置成對應到上述之3組上游側信號線和 下游側信號線中之各2個組之上游侧信號線和下游側信號 線，當對應之2組中之一方之組之上游側信號線和另外一 方之組之下游侧信號線均變成為上述之第2電位時，就輸 出控制信號；和 保持電路，用來保持上述之邏輯電路之輸出信號，以與 上述之時鐘信號同步之方式，只在上述之預定時間進行輸 出； 上述之連接電路包含有開關元件，連接設置在與上述邏 輯電路對應之2根下游側信號線之間，依照從對應之保持 電路之輸出控制信號，進行導通。 3.如申請專利範圍第1項之資料轉送電路，其中上述之 下游側信號線之電容值大於上述之上游側信號線之電容 值。
    89106437.ptd 第27頁
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