JP2002329394A - データ転送回路および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ転送レートが高く、かつ消費電力が低
減されるデータ転送回路を提供することを目的としてい
る。 【解決手段】 本発明のデータ転送回路は、３本の信号
線のうち２本の信号線をかつ残りの一本の信号線の電位
を第１の電位にプリチャージする第１の選択回路と、第
１の選択回路によって選択された２本の信号線を選択し
て受信側回路に接続するための第２の選択回路とを設け
ることにより、信号線のプリチャージ期間が、データ転
送期間に含まれ、データ転送後に特定のプリチャージ期
間を設ける必要が無く、データ転送を効果的に行なうこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はデータ転送回路に
関し、特に、クロック信号に同期してデータを転送する
データ転送回路に関する。

【０００２】

【従来の技術】従来より、半導体集積回路装置間または
半導体集積回路装置の内部においてデータを転送する方
式として、送信側回路と受信側回路の間に配置された２
本のデータ転送線を一旦同電位（たとえば「Ｈ」レベ
ル）にプリチャージした後に、転送データに応じて選択
される２本のデータ転送線の一方を「Ｌ」レベルに設定
することによりデータ「０」または「１」を転送する方
式が知られている。

【０００３】このデータ転送方法では、データを転送す
るごとに、２本のデータ転送線を一旦「Ｈ」レベルにプ
リチャージする必要がある。

【０００４】このため、データ転送線が長くなって配線
容量および配線抵抗が大きくなると、プリチャージに必
要な時間が長くなり、データ転送レートが低下するとい
う問題があった。

【０００５】特開２０００−１３４２９７０公報には、
送信側回路と受信側回路との間に３本のデータ転送線を
配置し、２本のデータ転送線を用いてデータを転送して
いる間に残りの１本のデータ転送線を「Ｈ」レベルにプ
リチャージする。

【０００６】次に、３本のデータ転送線のうちプリチャ
ージされたデータ転送線を含む、２本の「Ｈ」レベルの
データ転送線をもちいてデータを転送することにより、
データ転送レートの低下を防止する方式が開示されてい
る。

【０００７】しかし、このデータ転送方法では、データ
転送中にプリチャージを行なうため、データ転送後にプ
リチャージを行なっていた従来に比べ、消費電力が大き
くなるという問題が考えられる。

【０００８】特開２０００−３３９９６８公報には、プ
リチャージするデータ転送線と、データ転送のために
「Ｈ」レベルから「Ｌ」レベルに変化させるデータ転送
線との間で電荷を転送し、消費電力を低減させる方式が
開示されている。

【０００９】

【発明が解決しようとする課題】しかし、この方式はデ
ータ転送時にデータ転送線間を電気的に接続し、電荷を
転送した後、接続を切り、その後でさらにデータ転送線
の電位をドライバで変化させるという回路動作を行なう
ため、転送レートが低下してしまう問題があった。

【００１０】したがって、本発明は、データ転送レート
が高く、かつ消費電力が低減されるデータ転送回路を提
供することを目的としている。

【００１１】

【課題を解決するための手段】本発明のデータ転送回路
は、３本のデータ信号線と、３本のデータ信号線のうち
伝達するデータに応じた互いに相補な第１および第２の
電位に電位変化をする２本のデータ信号線を選択し、か
つ、非選択のデータ信号線を第１の電位にプリチャージ
する第１の選択回路と、３本のデータ信号線のうち、第
１の選択回路により選択された２本のデータ信号線を受
信側回路に選択的に、かつ、電気的に接続する第２の選
択回路とを備える。

【００１２】好ましくは、第１の選択回路は、３本のデ
ータ信号線のうち所定の２本のデータ信号線の電位に基
いて、３本のデータ信号線のうち同電位の２本のデータ
信号線を選択する。

【００１３】好ましくは、第２の選択回路は、３本のデ
ータ信号線のうちいずれか２本のデータ信号線の電位差
を増幅するための増幅回路を含み、増幅回路によって増
幅された電位差に基いて、第１の選択回路によって選択
された電位が異なる２本のデータ信号線を選択的に、か
つ、電気的に受信側回路と接続する。

【００１４】好ましくは、第１の選択回路は、３本のデ
ータ信号線の各に、第１の電位および第３の電位を選択
によりいずれか一方を供給するための電位供給源を含
み、第２の電位は、第１の電位と第３の電位との間に設
定する。

【００１５】本発明の半導体記憶装置は、行列状に配置
される複数のメモリセルを有する、メモリセルアレイ
と、メモリセルの保持されたデータを出力するための入
出力制御回路と、３本のデータ信号線と、３本のデータ
信号線のうち伝達するデータに応じた互いに相補な第１
および第２の電位に電位変化をする２本のデータ信号線
を選択し、かつ、非選択のデータ信号線を第１の電位に
プリチャージする第１の選択回路と、３本のデータ信号
線のうち、第１の選択回路により選択された２本のデー
タ信号線を受信側回路に選択的に、かつ、電気的に接続
する第２の選択回路とを備え、受信側回路から出力され
た信号をデータとして出力するためのデータバッファ回
路とをさらに備える。

【００１６】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。

【００１７】図１は本発明の一実施の形態のダイナミッ
クランダムアクセスメモリ１０００（以下、ＤＲＡＭと
称す。）の全体構成を示す図である。

【００１８】図１を参照して、このＤＲＡＭ１０００は
メモリセルアレイ１と、行デコーダ２と、列デコーダ３
と、センスアンプ＋入出力制御回路４と、データ入出力
線ＩＯ１およびＩＯ２と、／ＩＯ２と、データ転送回路
５と、データ入力バッファ６と、データ出力バッファ７
と、データ入出力端子８とを備える。

【００１９】メモリセルアレイ１は、行列状に配列され
た複数のメモリセルを含む。各メモリセルには、予め固
有のアドレスが割当てられている。各メモリセルは、１
ビットのデータを記憶する。

【００２０】行デコーダ２は、外部から与えられる行ア
ドレス信号に従って、メモリセルアレイ１の行アドレス
を指定する。

【００２１】列デコーダ３は、外部から与えられる列ア
ドレス信号に従って、メモリセルアレイ１の列アドレス
を指定する。

【００２２】センスアンプ＋入出力制御回路４は、行デ
コーダ２および列デコーダ３によって指定されたメモリ
セルのデータをデータ入出力線ＩＯ１に読出す。

【００２３】データ転送回路５は、読出動作時にデータ
入出力線ＩＯ１に読出されたデータをデータ入出力線Ｉ
Ｏ２および／ＩＯ２に転送する。

【００２４】なお、書込動作時にデータ入出力線ＩＯ２
および／ＩＯ２の電位差、すなわちデータ入出力線ＩＯ
２の電位Ｙ１とデータ入出力線／ＩＯ２の電位Ｙ２との
差として与えられたデータをデータ入出力線ＩＯ１に転
送するための書き込み動作用のデータ転送回路も配置さ
れる。データが転送される方向が異なるだけでその構成
および動作は、後程詳細に説明する。

【００２５】データ入力バッファ６は、書込動作時に、
外部からデータ入出力端子８を介して与えられたデータ
を、入力許可信号ＩＥに応答してデータ入出力線ＩＯ
２，／ＩＯ２に出力する。また、読み出し動作時に、デ
ータ入出力線ＩＯ２，／ＩＯ２に読出されたデータを、
出力許可信号ＯＥに応答してデータ入出力端子８に出力
する。

【００２６】次に、データ転送回路５の構成および動作
について詳細に説明する。データ転送回路５は、送信制
御回路９と、受信制御回路１０と、データ転送線ＤＬ１
１〜ＤＬ１３とを含む。

【００２７】送信制御回路９は、センスアンプ＋入出力
回路４からデータ入出力線ＩＯ１を介してデータが入力
される。また、データ転送線ＤＬ１１〜ＤＬ１３のそれ
ぞれの電位Ｖ１〜Ｖ３を比較して同じ電位（「Ｈ」レベ
ル）の２本のデータ転送線、たとえばＤＬ１とＤＬ３と
を選択し、選択した２本のデータ転送線をそれぞれデー
タ入出力線ＩＯ１に接続するとともに、残りの１本のデ
ータ転送線を「Ｈ」レベルにプリチャージする。

【００２８】送信制御回路９は、送信選択回路２００
と、データラッチ回路４００とを含む。

【００２９】図２は、送信選択回路２００の回路構成を
示す図である。送信選択回路２００は、データラッチ回
路４００の出力信号である送信選択信号に応じて、デー
タ入出力線ＩＯ１のデータを転送するデータ転送線ＤＬ
１１〜ＤＬ１３のいずれか２つを選択する。選択された
データ送信線によって、データ入出力線ＩＯ１のデータ
は、受信制御回路１０に送信される。

【００３０】図２を参照して、送信選択回路２００は、
インバータ２０１〜２０４と、ＯＲ回路２１０および２
１１と、ＮＡＮＤ回路２１２〜２２０と、ＡＮＤ回路２
２１および２２２と、ＮＯＲ回路２３０〜２３４と、Ｐ
チャンネルＭＯＳトランジスタ２４０，２４２，２４４
と、ＮチャンネルＭＯＳトランジスタ２４１，２４３，
２４５とを含む。

【００３１】ＰチャンネルＭＯＳトランジスタ２４０
は、電源電圧ＶＤＤとノードＮ２０との間に接続され
る。ＮチャンネルＭＯＳトランジスタ２４１は、ノード
Ｎ２０とグランド電圧ＧＮＤとの間に接続される。ノー
ドＮ２０は、データ転送線ＤＬ１１と接続される。

【００３２】ＰチャンネルＭＯＳトランジスタ２４２
は、電源電圧ＶＤＤとノードＮ２１との間に接続され
る。ＮチャンネルＭＯＳトランジスタ２４３は、ノード
Ｎ２とグランド電圧ＧＮＤとの間に接続される。ノード
Ｎ２１は、データ転送線ＤＬ１２と接続される。

【００３３】ＰチャンネルＭＯＳトランジスタ２４４
は、電源電圧ＶＤＤとノードＮ２２との間に接続され
る。ＮチャンネルＭＯＳトランジスタ２４５は、ノード
Ｎ２２とグランド電圧ＧＮＤとの間に接続される。ノー
ドＮ２２は、データ転送線ＤＬ１３と接続される。

【００３４】ＮＡＮＤ回路２１６は、ノードＮ１７とノ
ードＮ１８との入力を受けてＮＡＮＤ論理演算結果をノ
ードＮ１４に出力する。ＮＯＲ回路２３４は、ノードＮ
１４とノードＮ１６との入力を受けてＮＯＲ論理演算結
果をＮチャンネルＭＯＳトランジスタ２４５のゲート電
極に伝達する。

【００３５】インバータ２０１は、ノードＮ１９からの
信号を受けてノードＮ１６に出力する。ＡＮＤ回路２２
２は、ノードＮ１６とインバータ２０４を介してノード
Ｎ１４との入力を受けてＡＮＤ論理演算結果をＮＡＮＤ
回路２３３の入力側に伝達する。ＯＲ回路２１１は、ノ
ードＮ１２とノードＮ１３との入力を受けてＯＲ論理演
算結果をＮＯＲ回路２３３の入力側に伝達する。ＮＯＲ
回路２３３は、ＯＲ回路２１１の出力信号とＡＮＤ回路
２２２の出力信号とを受けてそのＮＯＲ論理演算結果を
ＰチャンネルＭＯＳトランジスタ２４４のゲート電極に
伝達する。

【００３６】インバータ２０２は、ノードＮ１６からの
信号を受けてノードＮ３出力する。ＮＡＮＤ回路２１９
は、ノードＮ１１とノードＮ３とノードＮ１７との入力
を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路２２０の
入力側に伝達する。ＮＡＮＤ回路２１８は、ノードＮ１
０とノードＮ１６とノードＮ１７との入力を受けてＮＡ
ＮＤ論理演算結果をＮＡＮＤ回路２２０の入力側に伝達
する。ＮＡＮＤ回路２２０は、ＮＡＮＤ回路２１８の出
力信号とＮＡＮＤ回路２１９の出力信号とを受けてＮＡ
ＮＤ論理演算結果をＮチャンネルＭＯＳトランジスタ２
４３のゲート電極に伝達する。

【００３７】ＮＡＮＤ回路２１５は、ノードＮ１６とノ
ードＮ９とノードＮ１７との入力を受けてＮＡＮＤ論理
演算結果をＮＡＮＤ回路２１７の入力側に伝達する。Ｎ
ＡＮＤ回路２１４は、ノードＮ３とノードＮ７とノード
Ｎ１７との入力を受けてＮＡＮＤ論理演算結果をＮＡＮ
Ｄ回路２１７の入力側に伝達する。ＮＡＮＤ回路２１３
は、ノードＮ７とノードＮ６との入力を受けてＮＡＮＤ
論理演算結果をＮＡＮＤ回路２１７の入力側に伝達す
る。ＮＡＮＤ回路２１７は、ＮＡＮＤ回路２１３〜ＮＡ
ＮＤ回路２１５出力信号を受けてＮＡＮＤ論理演算結果
をＮＯＲ回路２３２の入力側に伝達する。ＮＯＲ回路２
３２は、ノードＮ１５とＮＡＮＤ回路２１７の出力信号
とを受けてＮＯＲ論理演算結果をＰチャンネルＭＯＳト
ランジスタ２４２のゲート電極に伝達する。

【００３８】ＮＡＮＤ回路２１２は、ノードＮ５とノー
ドＮ１７との入力を受けてＮＡＮＤ論理演算結果をノー
ドＮ４に出力する。ＮＯＲ回路２３１は、ノードＮ４と
ノードＮ３との入力を受けてＮＯＲ論理演算結果をＮチ
ャンネルＭＯＳトランジスタ２４１のゲート電極に伝達
する。

【００３９】ＡＮＤ回路２２１は、ノードＮ３とインバ
ータ２０３を介してノードＮ４との入力を受けてＡＮＤ
論理演算結果をＮＯＲ回路２３０の入力側に伝達する。
ＯＲ回路２１０は、ノードＮ１とノードＮ２との入力を
受けてＯＲ論理演算結果をＮＯＲ回路２３０の入力側に
伝達する。ＮＯＲ回路２３０は、ＯＲ回路２１０の出力
信号とＡＮＤ回路２２１の出力信号とを受けてＮＯＲ論
理演算結果をＰチャンネルＭＯＳトランジスタ２４０の
ゲート電極に伝達する。

【００４０】ノードＮ１９には、データ入出力線ＩＯ１
の信号が伝達される。ノードＮ１，Ｎ８およびＮ１０に
は、送信選択信号ＺＡが入力される。

【００４１】ノードＮ２，ノードＮ１３およびＮ１５に
は、リセット信号ＲＳＴが入力される。

【００４２】ノードＮ５およびＮ６には、送信選択信号
Ａが入力される。ノードＮ７，Ｎ８およびＮ１８には、
送信選択信号Ｂが入力される。

【００４３】ノードＮ９、Ｎ１１およびＮ１２には、送
信選択信号ＺＢが入力される。ノードＮ１７には、送信
選択回路２００の活性化信号ＩＯＤＲＶが入力される。

【００４４】送信選択回路２００は、活性化信号ＩＯＤ
ＲＶが、「Ｌ」レベル状態のときは、ドライブ用Ｎチャ
ンネルＭＯＳトランジスタ２４１，２４３，２４５が非
導通状態となっている。

【００４５】送信選択回路２００は、活性化信号ＩＯＤ
ＲＶが、「Ｌ」レベルでリセット信号ＲＳＴが「Ｈ」レ
ベルのときは、送信選択信号Ａ、ＺＡ、ＢおよびＺＢの
状態にかかわらずＰチャンネルＭＯＳトランジスタが導
通してデータ転送線ＤＬ１１〜ＤＬ１３は、「Ｈ」レベ
ルにプリチャージされる。

【００４６】図３は、データラッチ回路４００を示す図
である。データラッチ回路４００は、データ転送線ＤＬ
１１とＤＬ１３の電位をラッチして、送信選択回路２０
０においてデータ転送線ＤＬ１１〜ＤＬ１３を選択する
ための送信選択信号を生成する回路である。

【００４７】データラッチ回路４００は、データ転送線
ＤＬ１１と、送信データ入力制御信号ＷＣＣＬＫと、送
信データ出力制御信号ＷＯＣＬＫと、リセット信号ＲＳ
Ｔとの入力を受けて送信選択信号ＡおよびＺＡを生成す
るラッチ回路５００ａと、データ転送線ＤＬ２と、送信
データ入力制御信号ＷＣＣＬＫと、送信データ出力制御
信号ＷＯＣＬＫと、リセット信号ＲＳＴとの入力を受け
て送信選択信号ＢおよびＺＢを生成するラッチ回路５０
０ｂとを含む。

【００４８】送信データ入力制御信号ＷＣＣＬＫは、イ
ンバータ４０１およびトランジスタ４０２を介して、そ
れぞれ制御信号ＺＷＣおよびＷＣとしてラッチ回路５０
０ａおよび５００ｂのそれぞれに伝達される。

【００４９】送信データ出力制御信号ＷＯＣＬＫは、イ
ンバータ４０３およびトランジスタ４０４を介して、そ
れぞれ制御信号ＺＷＯおよびＷＯをラッチ回路５００ａ
および５００ｂに入力する。

【００５０】図４は、ラッチ回路５００ａおよびｂの回
路構成を示す図である。図４を参照して、ラッチ回路５
００は、PチャンネルＭＯＳトランジスタ５０１，５０
２，５０７，５０８，５１１，５１２，５１６，５１７
と、ＮチャンネルＭＯＳトランジスタ５０３，５０４，
５０９，５１０，５１３，５１４，５１８，５１９と、
インバータ５０６，５１５と、ＮＯＲ回路５２０，５２
１とを含む。

【００５１】ＰチャンネルＭＯＳトランジスタ５０１お
よびＰチャンネルＭＯＳトランジスタ５０２は、電源電
圧ＶＤＤとノードＮ５２との間に直列に接続される。Ｐ
チャンネルＭＯＳトランジスタ５０１のゲート電極はノ
ードＮ５０と接続される。ＰチャンネルＭＯＳトランジ
スタ５０２のゲート電極は、制御信号ＺＷＣの入力を受
ける。

【００５２】ＮチャンネルＭＯＳトランジスタ５０３お
よびＮチャンネルＭＯＳトランジスタ５０４は、ノード
Ｎ５２とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ５０３のゲート電
極は、制御信号ＷＣの入力を受ける。ＮチャンネルＭＯ
Ｓトランジスタ５０４のゲート電極は、ノードＮ５０と
接続される。

【００５３】インバータ５０６は、ノードＮ５２の入力
を受けてノードＮ５４に出力する。ＰチャンネルＭＯＳ
トランジスタ５０７およびＰチャンネルＭＯＳトランジ
スタ５０８は、電源電圧ＶＤＤとノードＮ５１との間に
直列に接続される。ＰチャンネルＭＯＳトランジスタ５
０７のゲート電極は、ノードＮ５４の入力を受ける。Ｐ
チャンネルＭＯＳトランジスタ５０８のゲート電極は、
制御信号ＷＣの入力を受ける。

【００５４】ＮチャンネルＭＯＳトランジスタ５０９お
よびＮチャンネルＭＯＳトランジスタ５１０は、ノード
Ｎ５１とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ５０９のゲート電
極は、制御信号ＺＷＣの入力を受ける。ＮチャンネルＭ
ＯＳトランジスタ５１０のゲート電極は、ノードＮ５４
の入力を受ける。

【００５５】ＮチャンネルＭＯＳトランジスタ５０５
は、ノードＮ５１とグランド電圧ＧＮＤとの間に接続さ
れる。そのゲート電極はリセット信号ＲＳＴの入力を受
ける。ノードＮ５１とノードＮ５２とは導通している。

【００５６】ＰチャンネルＭＯＳトランジスタ５１１お
よびＰチャンネルＭＯＳトランジスタ５１２は、電源電
圧ＶＤＤとノードＮ５８との間に直列に接続される。Ｐ
チャンネルＭＯＳトランジスタ５１１のゲート電極は、
ノードＮ５４の入力を受ける。ＰチャンネルＭＯＳトラ
ンジスタ５１２のゲート電極は、制御信号ＷＯの入力を
受ける。

【００５７】ＮチャンネルＭＯＳトランジスタ５１３お
よびＮチャンネルＭＯＳトランジスタ５１４は、ノード
Ｎ５８とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ５１３のゲート電
極は、制御信号ＺＷＯの入力を受ける。ＮチャンネルＭ
ＯＳトランジスタ５１４のゲート電極は、ノードＮ５４
の入力を受ける。

【００５８】ＮＯＲ回路５２０は、制御信号ＺＷＯとノ
ードＮ５８との入力を受けてＮＯＲ論理演算結果を出力
ノードＮ６０に伝達する。

【００５９】インバータ５１５は、ノードＮ５８の入力
を受けてノードＮ５９に出力する。ＮＯＲ回路５２１
は、制御信号ＺＷＯとノードＮ５９との入力を受けてＮ
ＯＲ論理演算結果を出力ノードＮ６１に伝達する。

【００６０】ＰチャンネルＭＯＳトランジスタ５１６お
よびＰチャンネルＭＯＳトランジスタ５１７は、電源電
圧ＶＤＤとノードＮ６１との間に直列に接続される。Ｐ
チャンネルＭＯＳトランジスタ５１６のゲート電極は、
ノードＮ５９の入力を受ける。ＰチャンネルＭＯＳトラ
ンジスタ５１７のゲート電極は、制御信号ＺＷＯの入力
を受ける。

【００６１】ＮチャンネルＭＯＳトランジスタ５１８お
よびＮチャンネルＭＯＳトランジスタ５１９は、ノード
Ｎ６２とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ５１８のゲート電
極は、制御信号ＷＯの入力を受ける。ＮチャンネルＭＯ
Ｓトランジスタ５１９のゲート電極は、ノードＮ５９の
入力を受ける。ノードＮ６２とノードＮ５８とは導通し
ている。

【００６２】ラッチ回路５００ａは、入力ノードＮ５０
にデータ転送線ＤＬ１１の信号を受け出力ノードＮ６０
およびＮ６１からそれぞれ送信選択信号ＡおよびＺＡを
出力する。

【００６３】ラッチ回路５００ｂは、入力ノードＮ５０
にデータ転送線ＤＬ１３の信号を受け出力ノードＮ６０
およびＮ６１からそれぞれ送信選択信号ＢおよびＺＢを
出力する。

【００６４】データラッチ回路４００の動作について説
明する。データラッチ回路４００は、送信データ入力制
御信号ＷＣＣＬＫが「Ｈ」レベルのときにデータ転送線
ＤＬ１１およびＤＬ１３の信号がそれぞれラッチ回路５
００ａおよびｂに入力される。次に送信データ入力制御
信号ＷＣＣＬＫが「Ｌ」レベルになったときに入力され
た信号がラッチされる。

【００６５】また、データラッチ回路４００は、送信デ
ータ出力制御信号ＷＯＣＬＫが「Ｈ」レベルとなった時
にラッチされたデータによって送信選択信号Ａ，ＺＡ，
Ｂ，ＺＢを生成する。また、送信データ出力制御信号Ｗ
ＯＣＬＫが、「Ｌ」レベルのときは送信選択信号Ａ、Ｚ
Ａ、ＢおよびＺＢはすべて「Ｌ」レベルとなっている。

【００６６】たとえば、データ送信線ＤＬ１１が「Ｌ」
レベルのときに出力される送信選択信号Ａ，ＺＡについ
て説明する。

【００６７】図４を再び参照して、データ送信線ＤＬ１
１が「Ｌ」レベルであって、送信データ入力制御信号Ｗ
ＣＣＬＫが「Ｈ」レベルから「Ｌ」レベルとなったとき
にデータがラッチされノードＮ５８は、「Ｈ」レベル、
ノードＮ５９は、「Ｈ」レベルにラッチされる。

【００６８】したがって、送信データ出力制御信号ＷＯ
ＣＬＫが「Ｌ」レベルのときは、送信選択信号Ａ，ＺＡ
は、ともに「Ｌ」レベルであるが、送信データ出力制御
信号ＷＯＣＬＫが「Ｈ」レベルのときは、送信選択信号
Ａ，ＺＡは、それぞれ「Ｈ」レベル、「Ｌ」レベルとな
る。

【００６９】データラッチ回路４００は、ラッチされた
内容からデータ転送にデータ転送線ＤＬ１１を使用する
と判断した場合には出力Ａを「Ｈ」レベルに、出力ＺＡ
を「Ｌ」レベルに変化させる。一方データ転送線ＤＬ１
１を使用しないと判断した場合には出力Ａを「Ｌ」レベ
ルに、出力ＺＡを「Ｌ」レベルにする。

【００７０】同様に、データラッチ回路４００は、保持
しているラッチデータによってデータ転送にデータ転送
線ＤＬ１３を使用すると判断した場合には出力Ｂを
「Ｈ」レベルに、出力ＺＢを「Ｌ」レベルに変化させ
る。逆にデータ転送線ＤＬ１３を使用しないと判断した
場合には出力Ｂを「Ｌ」レベルに、出力ＺＢを「Ｌ」レ
ベルにする。

【００７１】次に、送信制御回路９の動作について説明
する。一例としてデータ転送線ＤＬ１１およびＤＬ１３
を選択して、データ入出力線ＩＯ１＝Ｌのデータを転送
する場合を示す。

【００７２】初期状態では、データ転送線ＤＬ１１＝
Ｈ、ＤＬ１３＝Ｈである。また、活性化信号ＩＯＤＲＶ
は、「Ｌ」レベルになっている。

【００７３】送信データ入力制御信号ＷＣＣＬＫによっ
て、既にデータがラッチされている。この場合データ転
送線ＤＬ１１およびＤＬ１３が選択されるため送信デー
タ出力制御信号ＷＯＣＬＫが「Ｈ」レベルとなったと
き、送信選択信号Ａ，ＺＡ，Ｂ，ＺＢは、それぞれ
「Ｈ」レベル，「Ｌ」レベル，「Ｈ」レベル，「Ｌ」レ
ベルとなる。

【００７４】このとき、ＰチャンネルＭＯＳトランジス
タ２４２がオンとなるため、データ転送線ＤＬ１２が電
源電圧ＶＤＤと接続されプリチャージが始まる。

【００７５】活性化信号ＩＯＤＲＶが、「Ｈ」レベルと
なると、データ入出力線ＩＯ１が「Ｌ」レベルであるた
め、ＮチャンネルＭＯＳトランジスタ２４１とＰチャン
ネルＭＯＳトランジスタ２４５とがオンとなる。一方、
ＰチャンネルＭＯＳトランジスタ２４０とＮチャンネル
ＭＯＳトランジスタ２４５とは、オフとなる。

【００７６】したがって、データ転送線ＤＬ１１は、グ
ランド電圧ＧＮＤに接続され電圧が降下し「Ｌ」レベル
となる。一方、データ転送線ＤＬ１３は、電源電圧ＶＤ
Ｄに接続されるため「Ｈ」レベルのままである。

【００７７】このようにして、データ入出力線ＩＯ１の
「Ｌ」レベルデータを２本のデータ転送線を用いて受信
制御回路１０に転送する。また、データ送信に用いられ
ていないデータ送信線のプリチャージを行なう。

【００７８】また、データラッチ回路４００は、データ
送信線ＤＬ１１〜ＤＬ１３の送信側の電位が論理回路に
おいて「Ｈ」レベルまたは「Ｌ」レベルに判別される電
位になったときに、ＷＣＣＬＫを「Ｈ」レベルにする。

【００７９】このとき、データ転送線ＤＬ１１およびＤ
Ｌ１３の電位がデータラッチ回路４００に入力される。
このときデータラッチ回路４００に読込まれたデータに
よって、次回のデータ転送時に使用するデータ転送線を
選択する。

【００８０】次に、データの受信側の受信制御回路１０
について説明する。再び図１を参照して、受信制御回路
１０は、送信制御回路９から送信されたデータをデータ
送信線ＤＬ１１〜１３のうち選択された２つの送信線か
ら受信する。また、データ入出力線ＩＯ２および／ＩＯ
２を介してデータ入力バッファ６およびデータ出力バッ
ファ７と接続され、受信したデータは、データ出力バッ
ファ７に出力する。

【００８１】受信制御回路１０は、データラッチ回路４
１０と、増幅回路７００と、受信選択回路８００とを含
む。

【００８２】図５は、受信選択回路８００の回路構成を
示す図である。受信選択回路８００は、データラッチ回
路４１０から出力された受信選択信号に応じて、選択さ
れたデータ転送線を選択して増幅回路７００と接続する
回路である。

【００８３】図５を参照して、受信選択回路８００は、
インバータ８０１，８０３，８０６，８０８と、Ｐチャ
ンネルＭＯＳトランジスタ８０２，８０４，８０５，８
０７とを含む。

【００８４】ＰチャンネルＭＯＳトランジスタ８０２
は、ノードＮ１１２とノードＮ１１１との間に接続され
る。そのゲート電極は、インバータ８０１を介してノー
ドＮ１１０の入力を受ける。

【００８５】ＮチャンネルＭＯＳトランジスタ８０４
は、ノードＮ１１４とノードＮ１１１との間に接続され
る。そのゲート電極は、インバータ８０３を介してノー
ドＮ１１３の入力を受ける。

【００８６】ＰチャンネルＭＯＳトランジスタ８０５
は、ノードＮ１１４とノードＮ１１５との間に接続され
る。そのゲート電極は、インバータ８０６を介してノー
ドＮ１１６の入力を受ける。

【００８７】ＰチャンネルＭＯＳトランジスタ８０７
は、ノードＮ１１７とノードＮ１１５との間に接続され
る。そのゲート電極は、インバータ８０８を介してノー
ドＮ１１８の入力を受ける。

【００８８】ノードＮ１１２，Ｎ１１４，Ｎ１１７は、
それぞれデータ転送線ＤＬ１１，ＤＬ１２，ＤＬ１３と
接続される。

【００８９】図６は、増幅回路７００の回路構成を示す
図である。増幅回路７００は、データ転送線がある一定
の容量を持つため受信選択回路８００から出力された信
号が「Ｈ」レベルまたは「Ｌ」レベルであるか検出しに
くいそこでセンスアンプ７２０により増幅してデータ入
出力線ＩＯ２および／ＩＯ２に出力する回路である。

【００９０】図６を参照して、増幅回路７００は、Ｐチ
ャンネルＭＯＳトランジスタ７０１および７０２と、Ｎ
チャンネルＭＯＳトランジスタ７０３〜７０５とで構成
されるセンスアンプ７２０と、ＮＡＮＤ回路７０６〜７
０９とを含む。

【００９１】電源電圧ＶＤＤは、ノードＮ１０３と接続
される。ＰチャンネルＭＯＳトランジスタ７０１は、ノ
ードＮ１０３とノードＮ１０１との間に接続される。Ｎ
チャンネルＭＯＳトランジスタ７０４は、ノードＮ１０
１とノードＮ１０３との間に接続される。Ｐチャンネル
ＭＯＳトランジスタ７０１のゲート電極とＮチャンネル
ＭＯＳトランジスタ７０４のゲート電極とはともにノー
ドＮ１０２の入力を受ける。

【００９２】ＰチャンネルＭＯＳトランジスタ７０２
は、ノードＮ１０３とノードＮ１０２との間に接続され
る。ＮチャンネルＭＯＳトランジスタ７０３は、ノード
Ｎ１０２とノードＮ１０３との間に接続される。Ｐチャ
ンネルＭＯＳトランジスタ７０２のゲート電極とＮチャ
ンネルＭＯＳトランジスタ７０３のゲート電極とはとも
にノードＮ１０１の入力を受ける。

【００９３】ＮチャンネルＭＯＳトランジスタ７０５
は、ノードＮ１０３とグランド電圧ＧＮＤとの間に接続
される。ＮチャンネルＭＯＳトランジスタ７０５のゲー
ト電極は、ノードＮ１０４の入力を受ける。

【００９４】ＮＡＮＤ回路７０６は、ノードＮ１０１と
ノードＮ１０４との入力を受けてＮＡＮＤ論理演算結果
をＮＡＮＤ回路７０８の入力側に伝達する。

【００９５】ＮＡＮＤ回路７０７は、ノードＮ１０４と
ノードＮ１０２との入力を受けてＮＡＮＤ論理演算結果
をＮＡＮＤ回路７０９の入力側に伝達する。

【００９６】ＮＡＮＤ回路７０８は、ＮＡＮＤ回路７０
６の出力信号とノードＮ１０６の入力とを受けてＮＡＮ
Ｄ論理演算結果をノードＮ１０５に出力する。

【００９７】ＮＡＮＤ回路７０９はノードＮ１０５とＮ
ＡＮＤ回路７０７の出力信号とを受けてＮＡＮＤ論理演
算結果をノードＮ１０６に出力する。

【００９８】ノードＮ１０５およびＮ１０６は、それぞ
れデータ入出力線ＩＯ２および／ＩＯ２に信号を伝達す
る。

【００９９】ノードＮ１０１およびＮ１０２は、それぞ
れ受信選択回路８００の出力ノードＮ１１１およびＮ１
１５と接続される。

【０１００】センスアンプ７２０は、センスアンプ活性
化信号ＳＡＥによって活性化される。

【０１０１】センスアンプ７２０は、ノードＮ１０１が
「Ｈ」レベルの場合は、ノードＮ１０２は、「Ｌ」レベ
ルとなっているためセンスアンプ７２０の増幅作用によ
り出力信号ＳＡは、電源電圧ＶＤＤによってチャージさ
れ、出力信号ＺＳＡは、グランド電圧ＧＮＤによって、
電位がさらに下がる。

【０１０２】センスアンプ７２０は、ノードＮ１０１が
「Ｌ」レベルの場合は、ノードＮ１０２は、「Ｈ」レベ
ルとなっているためセンスアンプ７２０の増幅作用によ
り出力信号ＺＳＡは、電源電圧ＶＤＤによってチャージ
され、出力信号ＳＡは、グランド電圧ＧＮＤによって、
電位がさらに下がる。

【０１０３】図７は、データラッチ回路４１０を示す図
である。データラッチ回路４１０は、増幅回路７００に
含まれるセンスアンプ７２０によって増幅されたノード
Ｎ１０１の信号ＳＡとノードＮ１０２の信号である信号
ＺＳＡとをラッチして、受信選択回路８００がデータ送
信線を選択する受信選択信号を生成する回路である。

【０１０４】データラッチ回路４１０は、信号ＺＳＡ
と、受信データ入力制御信号ＲＣＣＬＫと、受信データ
出力制御信号ＲＯＣＬＫと、リセット信号ＲＳＴとの入
力を受けて送信選択信号ＣおよびＺＣを生成するラッチ
回路６００ａと、信号ＳＡと、受信データ入力制御信号
ＲＣＣＬＫと、受信データ出力制御信号ＲＯＣＬＫと、
リセット信号ＲＳＴとの入力を受けて送信選択信号Ｄお
よびＺＤを生成するラッチ回路６００ｂとを含む。

【０１０５】受信データ入力制御信号ＲＣＣＬＫは、イ
ンバータ４１１およびトランジスタ４１２を介して、そ
れぞれ制御信号ＺＲＣおよびＲＣをラッチ回路６００ａ
および６００ｂに入力する。

【０１０６】受信データ出力制御信号ＲＯＣＬＫは、イ
ンバータ４１３およびトランジスタ４１４を介して、そ
れぞれ制御信号ＺＲＯおよびＲＯをラッチ回路６００ａ
および６００ｂに入力する。

【０１０７】図８は、ラッチ回路６００の回路構成を示
す図である。図８を参照して、ラッチ回路６００は、Ｎ
ＡＮＤ回路６０１と、ＰチャンネルＭＯＳトランジスタ
６０２，６０３，６０８，６０９，６１２，６１３，６
１６，６１７，６２１，６２２，６２６，６２７と、Ｎ
チャンネルＭＯＳトランジスタ６０４，６０５，６１
０，６１１，６１４，６１５，６１８，６１９，６２
３，６２４，６２８，６２９と、インバータ６０７，６
２０，６２５と、ＮＯＲ回路６３０，６３１とを含む。

【０１０８】ＮＡＮＤ回路６０１は、ノードＮ７０とノ
ードＮ８８との入力を受けてＮＡＮＤ論理演算結果をノ
ードＮ７１に出力する。

【０１０９】ＰチャンネルＭＯＳトランジスタ６０２お
よびＰチャンネルＭＯＳトランジスタ６０３と、電源電
圧ＶＤＤとノードＮ７３との間に直列に接続される。Ｐ
チャンネルＭＯＳトランジスタ６０２のゲート電極は、
ノードＮ７１の入力を受ける。ＰチャンネルＭＯＳトラ
ンジスタ６０３のゲート電極は制御信号ＺＲＣの入力を
受ける。

【０１１０】ＮチャンネルＭＯＳトランジスタ６０４お
よびＮチャンネルＭＯＳトランジスタ６０５は、ノード
Ｎ７３とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ６０４のゲート電
極は、制御信号ＲＣの入力を受ける。ＮチャンネルＭＯ
Ｓトランジスタ６０５のゲート電極は、ノードＮ７１の
入力を受ける。

【０１１１】インバータ６０７は、ノードＮ７３の入力
を受けてノードＮ７４に出力する。ＰチャンネルＭＯＳ
トランジスタ６０８およびＰチャンネルＭＯＳトランジ
スタ６０９は、電源電圧ＶＤＤとノードＮ７３との間に
直列に接続される。ＰチャンネルＭＯＳトランジスタ６
０８のゲート電極は、ノードＮ７４の入力を受ける。Ｐ
チャンネルＭＯＳトランジスタ６０９のゲート電極は制
御信号ＲＣの入力を受ける。

【０１１２】ＮチャンネルＭＯＳトランジスタ６１０お
よびＮチャンネルＭＯＳトランジスタ６１１は、ノード
Ｎ７３とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ６１０のゲート電
極は、制御信号ＺＲＣの入力を受ける。ＮチャンネルＭ
ＯＳトランジスタ６１１のゲート電極は、ノードＮ７４
の入力を受ける。

【０１１３】ＮチャンネルＭＯＳトランジスタ６０６
は、ノードＮ７３とグランド電圧ＧＮＤとの間に接続さ
れる。ＮチャンネルＭＯＳトランジスタ６０６のゲート
電極は、リセット信号ＲＳＴの入力を受ける。

【０１１４】ＰチャンネルＭＯＳトランジスタ６１２お
よびＰチャンネルＭＯＳトランジスタ６１３は、電源電
圧ＶＤＤとノードＮ７８との間に直列に接続される。Ｐ
チャンネルＭＯＳトランジスタ６１２のゲート電極は、
ノードＮ７４の入力を受ける。ＰチャンネルＭＯＳトラ
ンジスタ６１３のゲート電極は、制御信号ＲＯの入力を
受ける。

【０１１５】ＮチャンネルＭＯＳトランジスタ６１４お
よびＮチャンネルＭＯＳトランジスタ６１５とは、ノー
ドＮ７８とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ６１４のゲート電
極は、制御信号ＺＲＯの入力を受ける。ＮチャンネルＭ
ＯＳトランジスタ６１５のゲート電極は、ノードＮ７４
の入力を受ける。

【０１１６】ＮＯＲ回路６１３は、制御信号ＺＲＯとノ
ードＮ７８との入力を受けてＮＯＲ論理演算結果を出力
ノードＮ７９に出力する。

【０１１７】インバータ６２５は、ノード７８の入力を
受けてノードＮ８１に出力する。ＰチャンネルＭＯＳト
ランジスタ６２６およびＰチャンネルＭＯＳトランジス
タ６２７は、電源電圧ＶＤＤとノードＮ７８との間に直
列に接続される。ＰチャンネルＭＯＳトランジスタ６２
６のゲート電極は、ノードＮ８１の入力を受ける。Ｐチ
ャンネルＭＯＳトランジスタ６２７のゲート電極は、制
御信号ＺＲＯの入力を受ける。

【０１１８】ＮチャンネルＭＯＳトランジスタ６２８お
よびＮチャンネルＭＯＳトランジスタ６２９は、ノード
Ｎ７８とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ６２８のゲート電
極は、制御信号ＲＯの入力を受ける。ＮチャンネルＭＯ
Ｓトランジスタ６２９のゲート電極は、ノードＮ８１の
入力を受ける。

【０１１９】ＰチャンネルＭＯＳトランジスタ６２１お
よびＰチャンネルＭＯＳトランジスタ６２２は、電源電
圧ＶＤＤとノードＮ８７との間に直列に接続される。Ｐ
チャンネルＭＯＳトランジスタ６２１のゲート電極は、
ノードＮ８１の入力を受ける。ＰチャンネルＭＯＳトラ
ンジスタ６２２のゲート電極は、制御信号ＲＣの入力を
受ける。

【０１２０】ＮチャンネルＭＯＳトランジスタ６２３お
よびＮチャンネルＭＯＳトランジスタ６２４は、ノード
Ｎ８７とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ６２３のゲート電
極は、制御信号ＺＲＣの入力を受ける。ＮチャンネルＭ
ＯＳトランジスタ６２４のゲート電極は、ノードＮ８１
の入力を受ける。

【０１２１】インバータ６２０は、ノードＮ８１からの
入力を受けてノードＮ８８に出力する。

【０１２２】ＰチャンネルＭＯＳトランジスタ６１６お
よびＰチャンネルＭＯＳトランジスタ６１７は、電源電
圧ＶＤＤとノードＮ８７との間に直列に接続される。Ｐ
チャンネルＭＯＳトランジスタ６１６のゲート電極は、
ノードＮ８８の入力を受ける。ＰチャンネルＭＯＳトラ
ンジスタ６１７のゲート電極は、制御信号ＺＲＣの入力
を受ける。

【０１２３】ＮチャンネルＭＯＳトランジスタ６１８お
よびＮチャンネルＭＯＳトランジスタ６１９は、ノード
Ｎ８７とグランド電圧ＧＮＤとの間に直列に接続され
る。ＮチャンネルＭＯＳトランジスタ６１８のゲート電
極は、制御信号ＲＣの入力を受ける。ＮチャンネルＭＯ
Ｓトランジスタ６１９のゲート電極は、ノードＮ８８の
入力を受ける。

【０１２４】ラッチ回路６００ａは、入力ノードＮ７０
にセンスアンプ７２０のノードＮ１０２の信号ＺＳＡを
受けて出力ノードＮ７９およびＮ８０からそれぞれ受信
選択信号ＣおよびＺＣを出力する。

【０１２５】ラッチ回路６００ｂは、入力ノードＮ７０
にセンスアンプ７２０のノードＮ１０１の信号ＳＡを受
けて出力ノードＮ７９およびＮ８０からそれぞれ送信選
択信号ＤおよびＺＤを出力する。

【０１２６】送信選択制御信号Ｃ、ＺＣ，Ｄ，ＺＤは、
それぞれ受信選択回路８００のノードＮ１１０，ノード
Ｎ１１３，ノードＮ１１８，ノードＮ１１６に出力す
る。

【０１２７】データラッチ回路４１０の動作について説
明する。データラッチ回路４１０は、受信データ入力制
御信号ＲＣＣＬＫが「Ｈ」レベルのときにセンスアンプ
７２０の出力信号ＺＳＡおよびＳＡがそれぞれラッチ回
路６００ａおよびｂに入力される。次に受信データ入力
制御信号ＲＣＣＬＫが「Ｌ」レベルになったときに入力
された信号がラッチされる。

【０１２８】また、データラッチ回路４１０は、受信デ
ータ出力制御信号ＲＯＣＬＫが「Ｈ」レベルとなった時
にラッチされたデータによって受信選択信号Ｃ，ＺＣ，
Ｄ，ＺＤが出力される。また、受信データ出力制御信号
ＲＯＣＬＫが、「Ｌ」レベルのときは受信選択信号Ｃ、
ＺＣ、ＤおよびＺＤはすべて「Ｌ」レベルとなってい
る。

【０１２９】たとえば、センスアンプ７２０の出力信号
ＺＳＡが「Ｌ」レベルのときに出力される送信選択信号
Ｃ，ＺＣについて説明する。

【０１３０】図８を再び参照して、センスアンプ７２０
の出力信号ＺＳＡが「Ｌ」レベルであって、受信データ
入力制御信号ＲＣＣＬＫが「Ｈ」レベルから「Ｌ」レベ
ルとなったときにデータがラッチされノードＮ７４は、
「Ｈ」レベルにラッチされる。

【０１３１】したがって、送信データ出力制御信号ＷＯ
ＣＬＫが「Ｌ」レベルのときは、送信選択信号Ｃ，ＺＣ
は、ともに「Ｌ」レベルであるが、送信データ出力制御
信号ＷＯＣＬＫが「Ｈ」レベルのときは、送信選択信号
Ｃ，ＺＣは、それぞれ「Ｈ」レベル、「Ｌ」レベルとな
る。

【０１３２】データラッチ回路４１０は、ラッチされた
内容からデータ転送にデータ転送線ＤＬ１１を使用する
と判断した場合には出力Ｃを「Ｈ」レベルに、出力ＺＣ
を「Ｌ」レベルに変化させる。

【０１３３】データラッチ回路４１０は、ラッチされた
内容からデータ転送にデータ転送線ＤＬ１２を使用する
と判断した場合には出力Ｃを「Ｌ」レベルに、出力ＺＣ
を「Ｈ」レベルまたは出力Ｄを「Ｌ」レベルに、出力Ｚ
Ｄを「Ｈ」レベルに変化させる。

【０１３４】同様に、データラッチ回路４１０は、保持
しているラッチデータによってデータ転送にデータ転送
線ＤＬ１３を使用すると判断した場合には出力Ｂを
「Ｈ」レベルに、出力ＺＢを「Ｌ」レベルに変化させ
る。

【０１３５】図９は、本発明のデータ転送回路５の動作
を説明するタイミングチャートである。

【０１３６】図９を参照して、データ転送回路５の動作
について説明する。ここでは、データ入出力線ＩＯ１の
データ「Ｌ」レベルを転送するものとし、データ転送線
は、ＤＬ１１およびＤＬ１３が選択されている例を示し
ている。

【０１３７】時刻ｔ０において、活性化信号ＩＯＤＲＶ
と送信データ出力制御信号ＷＯＣＬＫとを「Ｈ」レベル
にし、データ転送が始まる。

【０１３８】ここでは、データ転送線ＤＬ１１およびＤ
Ｌ１３が選択されるので、前述したように送信選択信号
Ａ，ＺＡ，Ｂ，ＺＢは、それぞれ「Ｈ」レベル、「Ｌ」
レベル、「Ｈ」レベル、「Ｌ」レベルとなっている。

【０１３９】したがって、データ転送線ＤＬ１１は、
「Ｌ」レベルに引かれていく。また、同時にデータ転送
に用いられないデータ転送線ＤＬ１２については、プリ
チャージが行なわれる。

【０１４０】送信側のデータ送信線（ここでは、ＤＬ１
１）の電位が十分下がった時刻ｔ１〜ｔ２の期間に送信
データ入力制御信号ＷＣＣＬＫを「Ｈ」レベルとし、デ
ータ転送線の状態をデータラッチ回路４００に取り込ん
でラッチし、次のデータ転送線を選択するための送信選
択信号を生成する。

【０１４１】また、時刻ｔ１〜ｔ２の期間に受信データ
出力制御信号ＲＯＣＬＫを「Ｈ」レベルとし、データラ
ッチ回路４１０からの受信選択信号によりデータ転送線
ＤＬ１１およびＤＬ１３を選択し、データ転送線ＤＬ１
１およびＤＬ１３を介する送信制御回路９からの入力信
号を受信制御回路１０に入力する。

【０１４２】時刻ｔ２からｔ４の期間にＳＡＥを「Ｈ」
レベルとし、センスアンプ７２０の出力信号ＳＡおよび
ＺＳＡを増幅し、データ出力バッファ７に出力する。

【０１４３】時刻ｔ３〜ｔ４の期間にセンスアンプ７２
０によって増幅された出力信号ＳＡおよびＺＳＡをデー
タラッチ回路４１０に取り込んでラッチし、次のデータ
転送線を選択するための受信選択信号を生成する。

【０１４４】以上が１サイクルのデータ転送の回路動作
である。この動作を次々に繰返すことにより連続的にデ
ータを転送する。

【０１４５】本発明によればデータ転送線を３本備え２
本のデータ転送線を利用してデータを転送している間に
残りの１本をプリチャージするため、プリチャージ期間
がデータ転送期間に含まれ、データ転送後に特定のプリ
チャージ期間を設ける必要がなく、データ転送を効率的
に行なうことができる。

【０１４６】また、データ転送線ＤＬ１１〜ＤＬ１３
は、線の長さが長い場合が考えられ、そのような場合は
データ転送線に付加される容量も大きい。

【０１４７】活性化信号ＩＯＤＲＶが「Ｈ」レベルであ
る期間を十分長く取ることができれば、受信制御回路１
０側のデータ転送線の電位もほぼグランド電圧ＧＮＤに
することになるが、データ転送線が長距離である場合は
その「Ｈ」レベル期間も長くなり、データ転送レートを
制限してしまう。

【０１４８】そのため、高データ転送レートを求める場
合に、活性化信号ＩＯＤＲＶが「Ｈ」レベルである期間
を制限することにより、その期間の長さに応じて受信制
御回路１０側に近い部分のデータ転送線の電位は電源電
圧ＶＤＤとグランド電圧ＧＮＤとの間のある電位とな
る。

【０１４９】したがって、データの転送時にデータ転送
線を完全に「Ｈ」レベルとし、または「Ｌ」レベルにす
る必要がないため、データの転送を高速化しかつデータ
転送線の充放電にかかる消費電力を低減することができ
る。

【０１５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。

【０１５１】

【発明の効果】本発明のデータ転送回路は、３本のデー
タ転送線のうち２本をデータ転送に用い、データ転送し
ている間に残りの１本をプリチャージすることにより、
データ転送を効率的に行なうことができる。

【０１５２】また、３本のデータ転送線のうち２本のデ
ータ転送線の電位によって、次に選択するデータ転送線
を選択することができるので、外部から選択信号を与え
る必要が無く、部品点数が削減される。

【０１５３】また、２本のデータ転送線の電位差によっ
て、３本のデータ転送線のうちデータ転送に用いられて
いるデータ転送線を選択することができるので、外部か
ら選択信号を与える必要が無く、部品点数が削減され
る。

【０１５４】また、選択した２本のデータ転送線の電位
の一方を、プリチャージする電位である第１の電位に維
持し、他方を第３の電位（たとえば、グランド電位ＧＮ
Ｄ）と第１の電位の間の第２の電位することによって、
第１の電位にプリチャージする消費電力を低減すること
ができる。

【０１５５】本発明の半導体記憶装置は、３本のデータ
転送線のうち２本をデータ転送に用い、データ転送して
いる間に残りの１本をプリチャージすることにより、デ
ータ転送を効率的に行なうことができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態のＤＲＡＭ１０００の
全体構成を示す図である。

【図２】 送信選択回路２００の回路構成を示す図であ
る。

【図３】 データラッチ回路４００を示す図である。

【図４】 ラッチ回路５００ａおよびｂの回路構成を示
す図である。

【図５】 受信選択回路８００の回路構成を示す図であ
る。

【図６】 増幅回路７００の回路構成を示す図である。

【図７】 データラッチ回路４１０を示す図である。

【図８】 ラッチ回路６００の回路構成を示す図であ
る。

【図９】 データ転送回路５の動作を説明するタイミン
グチャートである。

【符号の説明】

２００ 送信選択回路、４００，４１０ データラッチ
回路、７００ 増幅回路、７２０ センスアンプ、８０
０ 受信選択回路、１０００ ダイナミックランダムア
クセスメモリ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ３本のデータ信号線と、 前記３本のデータ信号線のうち伝達するデータに応じた
   互いに相補な第１および第２の電位に電位変化をする２
   本のデータ信号線を選択し、かつ、非選択のデータ信号
   線を前記第１の電位にプリチャージする第１の選択回路
   と、 前記３本のデータ信号線のうち、第１の選択回路により
   選択された前記２本のデータ信号線を受信側回路に選択
   的に、かつ、電気的に接続する第２の選択回路とを備え
   る、データ転送回路。
2. 【請求項２】 前記第１の選択回路は、 前記３本のデータ信号線のうち所定の２本のデータ信号
   線の電位に基いて、前記３本のデータ信号線のうち同電
   位の２本のデータ信号線を選択する、請求項１記載のデ
   ータ転送回路。
3. 【請求項３】 前記第２の選択回路は、 前記３本のデータ信号線のうちいずれか２本のデータ信
   号線の電位差を増幅するための増幅回路を含み、 前記増幅回路によって増幅された電位差に基いて、前記
   第１の選択回路によって選択された電位が異なる２本の
   データ信号線を選択的に、かつ、電気的に前記受信側回
   路と接続する、請求項１記載のデータ転送回路。
4. 【請求項４】 前記第１の選択回路は、 前記３本のデータ信号線の各に、前記第１の電位および
   第３の電位を選択によりいずれか一方を供給するための
   電位供給源を含み、 前記第２の電位は、前記第１の電位と第３の電位との間
   に設定する、請求項１記載のデータ転送回路。
5. 【請求項５】 行列状に配置される複数のメモリセルを
   有する、メモリセルアレイと、 前記メモリセルの保持されたデータを出力するための入
   出力制御回路と、 ３本のデータ信号線と、 前記３本のデータ信号線のうち伝達する前記データに応
   じた互いに相補な第１および第２の電位に電位変化をす
   る２本のデータ信号線を選択し、かつ、非選択のデータ
   信号線を前記第１の電位にプリチャージする第１の選択
   回路と、 前記３本のデータ信号線のうち、第１の選択回路により
   選択された前記２本のデータ信号線を受信側回路に選択
   的に、かつ、電気的に接続する第２の選択回路とを備
   え、 前記受信側回路から出力された信号を前記データとして
   出力するためのデータバッファ回路とをさらに備える、
   半導体記憶装置。