JP2002329394A - データ転送回路および半導体記憶装置 - Google Patents
データ転送回路および半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 データ転送レートが高く、かつ消費電力が低
減されるデータ転送回路を提供することを目的としてい
る。 【解決手段】 本発明のデータ転送回路は、3本の信号
線のうち2本の信号線をかつ残りの一本の信号線の電位
を第1の電位にプリチャージする第1の選択回路と、第
1の選択回路によって選択された2本の信号線を選択し
て受信側回路に接続するための第2の選択回路とを設け
ることにより、信号線のプリチャージ期間が、データ転
送期間に含まれ、データ転送後に特定のプリチャージ期
間を設ける必要が無く、データ転送を効果的に行なうこ
とができる。
減されるデータ転送回路を提供することを目的としてい
る。 【解決手段】 本発明のデータ転送回路は、3本の信号
線のうち2本の信号線をかつ残りの一本の信号線の電位
を第1の電位にプリチャージする第1の選択回路と、第
1の選択回路によって選択された2本の信号線を選択し
て受信側回路に接続するための第2の選択回路とを設け
ることにより、信号線のプリチャージ期間が、データ転
送期間に含まれ、データ転送後に特定のプリチャージ期
間を設ける必要が無く、データ転送を効果的に行なうこ
とができる。
Description
【0001】
【発明の属する技術分野】この発明はデータ転送回路に
関し、特に、クロック信号に同期してデータを転送する
データ転送回路に関する。
関し、特に、クロック信号に同期してデータを転送する
データ転送回路に関する。
【0002】
【従来の技術】従来より、半導体集積回路装置間または
半導体集積回路装置の内部においてデータを転送する方
式として、送信側回路と受信側回路の間に配置された2
本のデータ転送線を一旦同電位(たとえば「H」レベ
ル)にプリチャージした後に、転送データに応じて選択
される2本のデータ転送線の一方を「L」レベルに設定
することによりデータ「0」または「1」を転送する方
式が知られている。
半導体集積回路装置の内部においてデータを転送する方
式として、送信側回路と受信側回路の間に配置された2
本のデータ転送線を一旦同電位(たとえば「H」レベ
ル)にプリチャージした後に、転送データに応じて選択
される2本のデータ転送線の一方を「L」レベルに設定
することによりデータ「0」または「1」を転送する方
式が知られている。
【0003】このデータ転送方法では、データを転送す
るごとに、2本のデータ転送線を一旦「H」レベルにプ
リチャージする必要がある。
るごとに、2本のデータ転送線を一旦「H」レベルにプ
リチャージする必要がある。
【0004】このため、データ転送線が長くなって配線
容量および配線抵抗が大きくなると、プリチャージに必
要な時間が長くなり、データ転送レートが低下するとい
う問題があった。
容量および配線抵抗が大きくなると、プリチャージに必
要な時間が長くなり、データ転送レートが低下するとい
う問題があった。
【0005】特開2000−1342970公報には、
送信側回路と受信側回路との間に3本のデータ転送線を
配置し、2本のデータ転送線を用いてデータを転送して
いる間に残りの1本のデータ転送線を「H」レベルにプ
リチャージする。
送信側回路と受信側回路との間に3本のデータ転送線を
配置し、2本のデータ転送線を用いてデータを転送して
いる間に残りの1本のデータ転送線を「H」レベルにプ
リチャージする。
【0006】次に、3本のデータ転送線のうちプリチャ
ージされたデータ転送線を含む、2本の「H」レベルの
データ転送線をもちいてデータを転送することにより、
データ転送レートの低下を防止する方式が開示されてい
る。
ージされたデータ転送線を含む、2本の「H」レベルの
データ転送線をもちいてデータを転送することにより、
データ転送レートの低下を防止する方式が開示されてい
る。
【0007】しかし、このデータ転送方法では、データ
転送中にプリチャージを行なうため、データ転送後にプ
リチャージを行なっていた従来に比べ、消費電力が大き
くなるという問題が考えられる。
転送中にプリチャージを行なうため、データ転送後にプ
リチャージを行なっていた従来に比べ、消費電力が大き
くなるという問題が考えられる。
【0008】特開2000−339968公報には、プ
リチャージするデータ転送線と、データ転送のために
「H」レベルから「L」レベルに変化させるデータ転送
線との間で電荷を転送し、消費電力を低減させる方式が
開示されている。
リチャージするデータ転送線と、データ転送のために
「H」レベルから「L」レベルに変化させるデータ転送
線との間で電荷を転送し、消費電力を低減させる方式が
開示されている。
【0009】
【発明が解決しようとする課題】しかし、この方式はデ
ータ転送時にデータ転送線間を電気的に接続し、電荷を
転送した後、接続を切り、その後でさらにデータ転送線
の電位をドライバで変化させるという回路動作を行なう
ため、転送レートが低下してしまう問題があった。
ータ転送時にデータ転送線間を電気的に接続し、電荷を
転送した後、接続を切り、その後でさらにデータ転送線
の電位をドライバで変化させるという回路動作を行なう
ため、転送レートが低下してしまう問題があった。
【0010】したがって、本発明は、データ転送レート
が高く、かつ消費電力が低減されるデータ転送回路を提
供することを目的としている。
が高く、かつ消費電力が低減されるデータ転送回路を提
供することを目的としている。
【0011】
【課題を解決するための手段】本発明のデータ転送回路
は、3本のデータ信号線と、3本のデータ信号線のうち
伝達するデータに応じた互いに相補な第1および第2の
電位に電位変化をする2本のデータ信号線を選択し、か
つ、非選択のデータ信号線を第1の電位にプリチャージ
する第1の選択回路と、3本のデータ信号線のうち、第
1の選択回路により選択された2本のデータ信号線を受
信側回路に選択的に、かつ、電気的に接続する第2の選
択回路とを備える。
は、3本のデータ信号線と、3本のデータ信号線のうち
伝達するデータに応じた互いに相補な第1および第2の
電位に電位変化をする2本のデータ信号線を選択し、か
つ、非選択のデータ信号線を第1の電位にプリチャージ
する第1の選択回路と、3本のデータ信号線のうち、第
1の選択回路により選択された2本のデータ信号線を受
信側回路に選択的に、かつ、電気的に接続する第2の選
択回路とを備える。
【0012】好ましくは、第1の選択回路は、3本のデ
ータ信号線のうち所定の2本のデータ信号線の電位に基
いて、3本のデータ信号線のうち同電位の2本のデータ
信号線を選択する。
ータ信号線のうち所定の2本のデータ信号線の電位に基
いて、3本のデータ信号線のうち同電位の2本のデータ
信号線を選択する。
【0013】好ましくは、第2の選択回路は、3本のデ
ータ信号線のうちいずれか2本のデータ信号線の電位差
を増幅するための増幅回路を含み、増幅回路によって増
幅された電位差に基いて、第1の選択回路によって選択
された電位が異なる2本のデータ信号線を選択的に、か
つ、電気的に受信側回路と接続する。
ータ信号線のうちいずれか2本のデータ信号線の電位差
を増幅するための増幅回路を含み、増幅回路によって増
幅された電位差に基いて、第1の選択回路によって選択
された電位が異なる2本のデータ信号線を選択的に、か
つ、電気的に受信側回路と接続する。
【0014】好ましくは、第1の選択回路は、3本のデ
ータ信号線の各に、第1の電位および第3の電位を選択
によりいずれか一方を供給するための電位供給源を含
み、第2の電位は、第1の電位と第3の電位との間に設
定する。
ータ信号線の各に、第1の電位および第3の電位を選択
によりいずれか一方を供給するための電位供給源を含
み、第2の電位は、第1の電位と第3の電位との間に設
定する。
【0015】本発明の半導体記憶装置は、行列状に配置
される複数のメモリセルを有する、メモリセルアレイ
と、メモリセルの保持されたデータを出力するための入
出力制御回路と、3本のデータ信号線と、3本のデータ
信号線のうち伝達するデータに応じた互いに相補な第1
および第2の電位に電位変化をする2本のデータ信号線
を選択し、かつ、非選択のデータ信号線を第1の電位に
プリチャージする第1の選択回路と、3本のデータ信号
線のうち、第1の選択回路により選択された2本のデー
タ信号線を受信側回路に選択的に、かつ、電気的に接続
する第2の選択回路とを備え、受信側回路から出力され
た信号をデータとして出力するためのデータバッファ回
路とをさらに備える。
される複数のメモリセルを有する、メモリセルアレイ
と、メモリセルの保持されたデータを出力するための入
出力制御回路と、3本のデータ信号線と、3本のデータ
信号線のうち伝達するデータに応じた互いに相補な第1
および第2の電位に電位変化をする2本のデータ信号線
を選択し、かつ、非選択のデータ信号線を第1の電位に
プリチャージする第1の選択回路と、3本のデータ信号
線のうち、第1の選択回路により選択された2本のデー
タ信号線を受信側回路に選択的に、かつ、電気的に接続
する第2の選択回路とを備え、受信側回路から出力され
た信号をデータとして出力するためのデータバッファ回
路とをさらに備える。
【0016】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【0017】図1は本発明の一実施の形態のダイナミッ
クランダムアクセスメモリ1000(以下、DRAMと
称す。)の全体構成を示す図である。
クランダムアクセスメモリ1000(以下、DRAMと
称す。)の全体構成を示す図である。
【0018】図1を参照して、このDRAM1000は
メモリセルアレイ1と、行デコーダ2と、列デコーダ3
と、センスアンプ+入出力制御回路4と、データ入出力
線IO1およびIO2と、/IO2と、データ転送回路
5と、データ入力バッファ6と、データ出力バッファ7
と、データ入出力端子8とを備える。
メモリセルアレイ1と、行デコーダ2と、列デコーダ3
と、センスアンプ+入出力制御回路4と、データ入出力
線IO1およびIO2と、/IO2と、データ転送回路
5と、データ入力バッファ6と、データ出力バッファ7
と、データ入出力端子8とを備える。
【0019】メモリセルアレイ1は、行列状に配列され
た複数のメモリセルを含む。各メモリセルには、予め固
有のアドレスが割当てられている。各メモリセルは、1
ビットのデータを記憶する。
た複数のメモリセルを含む。各メモリセルには、予め固
有のアドレスが割当てられている。各メモリセルは、1
ビットのデータを記憶する。
【0020】行デコーダ2は、外部から与えられる行ア
ドレス信号に従って、メモリセルアレイ1の行アドレス
を指定する。
ドレス信号に従って、メモリセルアレイ1の行アドレス
を指定する。
【0021】列デコーダ3は、外部から与えられる列ア
ドレス信号に従って、メモリセルアレイ1の列アドレス
を指定する。
ドレス信号に従って、メモリセルアレイ1の列アドレス
を指定する。
【0022】センスアンプ+入出力制御回路4は、行デ
コーダ2および列デコーダ3によって指定されたメモリ
セルのデータをデータ入出力線IO1に読出す。
コーダ2および列デコーダ3によって指定されたメモリ
セルのデータをデータ入出力線IO1に読出す。
【0023】データ転送回路5は、読出動作時にデータ
入出力線IO1に読出されたデータをデータ入出力線I
O2および/IO2に転送する。
入出力線IO1に読出されたデータをデータ入出力線I
O2および/IO2に転送する。
【0024】なお、書込動作時にデータ入出力線IO2
および/IO2の電位差、すなわちデータ入出力線IO
2の電位Y1とデータ入出力線/IO2の電位Y2との
差として与えられたデータをデータ入出力線IO1に転
送するための書き込み動作用のデータ転送回路も配置さ
れる。データが転送される方向が異なるだけでその構成
および動作は、後程詳細に説明する。
および/IO2の電位差、すなわちデータ入出力線IO
2の電位Y1とデータ入出力線/IO2の電位Y2との
差として与えられたデータをデータ入出力線IO1に転
送するための書き込み動作用のデータ転送回路も配置さ
れる。データが転送される方向が異なるだけでその構成
および動作は、後程詳細に説明する。
【0025】データ入力バッファ6は、書込動作時に、
外部からデータ入出力端子8を介して与えられたデータ
を、入力許可信号IEに応答してデータ入出力線IO
2,/IO2に出力する。また、読み出し動作時に、デ
ータ入出力線IO2,/IO2に読出されたデータを、
出力許可信号OEに応答してデータ入出力端子8に出力
する。
外部からデータ入出力端子8を介して与えられたデータ
を、入力許可信号IEに応答してデータ入出力線IO
2,/IO2に出力する。また、読み出し動作時に、デ
ータ入出力線IO2,/IO2に読出されたデータを、
出力許可信号OEに応答してデータ入出力端子8に出力
する。
【0026】次に、データ転送回路5の構成および動作
について詳細に説明する。データ転送回路5は、送信制
御回路9と、受信制御回路10と、データ転送線DL1
1〜DL13とを含む。
について詳細に説明する。データ転送回路5は、送信制
御回路9と、受信制御回路10と、データ転送線DL1
1〜DL13とを含む。
【0027】送信制御回路9は、センスアンプ+入出力
回路4からデータ入出力線IO1を介してデータが入力
される。また、データ転送線DL11〜DL13のそれ
ぞれの電位V1〜V3を比較して同じ電位(「H」レベ
ル)の2本のデータ転送線、たとえばDL1とDL3と
を選択し、選択した2本のデータ転送線をそれぞれデー
タ入出力線IO1に接続するとともに、残りの1本のデ
ータ転送線を「H」レベルにプリチャージする。
回路4からデータ入出力線IO1を介してデータが入力
される。また、データ転送線DL11〜DL13のそれ
ぞれの電位V1〜V3を比較して同じ電位(「H」レベ
ル)の2本のデータ転送線、たとえばDL1とDL3と
を選択し、選択した2本のデータ転送線をそれぞれデー
タ入出力線IO1に接続するとともに、残りの1本のデ
ータ転送線を「H」レベルにプリチャージする。
【0028】送信制御回路9は、送信選択回路200
と、データラッチ回路400とを含む。
と、データラッチ回路400とを含む。
【0029】図2は、送信選択回路200の回路構成を
示す図である。送信選択回路200は、データラッチ回
路400の出力信号である送信選択信号に応じて、デー
タ入出力線IO1のデータを転送するデータ転送線DL
11〜DL13のいずれか2つを選択する。選択された
データ送信線によって、データ入出力線IO1のデータ
は、受信制御回路10に送信される。
示す図である。送信選択回路200は、データラッチ回
路400の出力信号である送信選択信号に応じて、デー
タ入出力線IO1のデータを転送するデータ転送線DL
11〜DL13のいずれか2つを選択する。選択された
データ送信線によって、データ入出力線IO1のデータ
は、受信制御回路10に送信される。
【0030】図2を参照して、送信選択回路200は、
インバータ201〜204と、OR回路210および2
11と、NAND回路212〜220と、AND回路2
21および222と、NOR回路230〜234と、P
チャンネルMOSトランジスタ240,242,244
と、NチャンネルMOSトランジスタ241,243,
245とを含む。
インバータ201〜204と、OR回路210および2
11と、NAND回路212〜220と、AND回路2
21および222と、NOR回路230〜234と、P
チャンネルMOSトランジスタ240,242,244
と、NチャンネルMOSトランジスタ241,243,
245とを含む。
【0031】PチャンネルMOSトランジスタ240
は、電源電圧VDDとノードN20との間に接続され
る。NチャンネルMOSトランジスタ241は、ノード
N20とグランド電圧GNDとの間に接続される。ノー
ドN20は、データ転送線DL11と接続される。
は、電源電圧VDDとノードN20との間に接続され
る。NチャンネルMOSトランジスタ241は、ノード
N20とグランド電圧GNDとの間に接続される。ノー
ドN20は、データ転送線DL11と接続される。
【0032】PチャンネルMOSトランジスタ242
は、電源電圧VDDとノードN21との間に接続され
る。NチャンネルMOSトランジスタ243は、ノード
N2とグランド電圧GNDとの間に接続される。ノード
N21は、データ転送線DL12と接続される。
は、電源電圧VDDとノードN21との間に接続され
る。NチャンネルMOSトランジスタ243は、ノード
N2とグランド電圧GNDとの間に接続される。ノード
N21は、データ転送線DL12と接続される。
【0033】PチャンネルMOSトランジスタ244
は、電源電圧VDDとノードN22との間に接続され
る。NチャンネルMOSトランジスタ245は、ノード
N22とグランド電圧GNDとの間に接続される。ノー
ドN22は、データ転送線DL13と接続される。
は、電源電圧VDDとノードN22との間に接続され
る。NチャンネルMOSトランジスタ245は、ノード
N22とグランド電圧GNDとの間に接続される。ノー
ドN22は、データ転送線DL13と接続される。
【0034】NAND回路216は、ノードN17とノ
ードN18との入力を受けてNAND論理演算結果をノ
ードN14に出力する。NOR回路234は、ノードN
14とノードN16との入力を受けてNOR論理演算結
果をNチャンネルMOSトランジスタ245のゲート電
極に伝達する。
ードN18との入力を受けてNAND論理演算結果をノ
ードN14に出力する。NOR回路234は、ノードN
14とノードN16との入力を受けてNOR論理演算結
果をNチャンネルMOSトランジスタ245のゲート電
極に伝達する。
【0035】インバータ201は、ノードN19からの
信号を受けてノードN16に出力する。AND回路22
2は、ノードN16とインバータ204を介してノード
N14との入力を受けてAND論理演算結果をNAND
回路233の入力側に伝達する。OR回路211は、ノ
ードN12とノードN13との入力を受けてOR論理演
算結果をNOR回路233の入力側に伝達する。NOR
回路233は、OR回路211の出力信号とAND回路
222の出力信号とを受けてそのNOR論理演算結果を
PチャンネルMOSトランジスタ244のゲート電極に
伝達する。
信号を受けてノードN16に出力する。AND回路22
2は、ノードN16とインバータ204を介してノード
N14との入力を受けてAND論理演算結果をNAND
回路233の入力側に伝達する。OR回路211は、ノ
ードN12とノードN13との入力を受けてOR論理演
算結果をNOR回路233の入力側に伝達する。NOR
回路233は、OR回路211の出力信号とAND回路
222の出力信号とを受けてそのNOR論理演算結果を
PチャンネルMOSトランジスタ244のゲート電極に
伝達する。
【0036】インバータ202は、ノードN16からの
信号を受けてノードN3出力する。NAND回路219
は、ノードN11とノードN3とノードN17との入力
を受けてNAND論理演算結果をNAND回路220の
入力側に伝達する。NAND回路218は、ノードN1
0とノードN16とノードN17との入力を受けてNA
ND論理演算結果をNAND回路220の入力側に伝達
する。NAND回路220は、NAND回路218の出
力信号とNAND回路219の出力信号とを受けてNA
ND論理演算結果をNチャンネルMOSトランジスタ2
43のゲート電極に伝達する。
信号を受けてノードN3出力する。NAND回路219
は、ノードN11とノードN3とノードN17との入力
を受けてNAND論理演算結果をNAND回路220の
入力側に伝達する。NAND回路218は、ノードN1
0とノードN16とノードN17との入力を受けてNA
ND論理演算結果をNAND回路220の入力側に伝達
する。NAND回路220は、NAND回路218の出
力信号とNAND回路219の出力信号とを受けてNA
ND論理演算結果をNチャンネルMOSトランジスタ2
43のゲート電極に伝達する。
【0037】NAND回路215は、ノードN16とノ
ードN9とノードN17との入力を受けてNAND論理
演算結果をNAND回路217の入力側に伝達する。N
AND回路214は、ノードN3とノードN7とノード
N17との入力を受けてNAND論理演算結果をNAN
D回路217の入力側に伝達する。NAND回路213
は、ノードN7とノードN6との入力を受けてNAND
論理演算結果をNAND回路217の入力側に伝達す
る。NAND回路217は、NAND回路213〜NA
ND回路215出力信号を受けてNAND論理演算結果
をNOR回路232の入力側に伝達する。NOR回路2
32は、ノードN15とNAND回路217の出力信号
とを受けてNOR論理演算結果をPチャンネルMOSト
ランジスタ242のゲート電極に伝達する。
ードN9とノードN17との入力を受けてNAND論理
演算結果をNAND回路217の入力側に伝達する。N
AND回路214は、ノードN3とノードN7とノード
N17との入力を受けてNAND論理演算結果をNAN
D回路217の入力側に伝達する。NAND回路213
は、ノードN7とノードN6との入力を受けてNAND
論理演算結果をNAND回路217の入力側に伝達す
る。NAND回路217は、NAND回路213〜NA
ND回路215出力信号を受けてNAND論理演算結果
をNOR回路232の入力側に伝達する。NOR回路2
32は、ノードN15とNAND回路217の出力信号
とを受けてNOR論理演算結果をPチャンネルMOSト
ランジスタ242のゲート電極に伝達する。
【0038】NAND回路212は、ノードN5とノー
ドN17との入力を受けてNAND論理演算結果をノー
ドN4に出力する。NOR回路231は、ノードN4と
ノードN3との入力を受けてNOR論理演算結果をNチ
ャンネルMOSトランジスタ241のゲート電極に伝達
する。
ドN17との入力を受けてNAND論理演算結果をノー
ドN4に出力する。NOR回路231は、ノードN4と
ノードN3との入力を受けてNOR論理演算結果をNチ
ャンネルMOSトランジスタ241のゲート電極に伝達
する。
【0039】AND回路221は、ノードN3とインバ
ータ203を介してノードN4との入力を受けてAND
論理演算結果をNOR回路230の入力側に伝達する。
OR回路210は、ノードN1とノードN2との入力を
受けてOR論理演算結果をNOR回路230の入力側に
伝達する。NOR回路230は、OR回路210の出力
信号とAND回路221の出力信号とを受けてNOR論
理演算結果をPチャンネルMOSトランジスタ240の
ゲート電極に伝達する。
ータ203を介してノードN4との入力を受けてAND
論理演算結果をNOR回路230の入力側に伝達する。
OR回路210は、ノードN1とノードN2との入力を
受けてOR論理演算結果をNOR回路230の入力側に
伝達する。NOR回路230は、OR回路210の出力
信号とAND回路221の出力信号とを受けてNOR論
理演算結果をPチャンネルMOSトランジスタ240の
ゲート電極に伝達する。
【0040】ノードN19には、データ入出力線IO1
の信号が伝達される。ノードN1,N8およびN10に
は、送信選択信号ZAが入力される。
の信号が伝達される。ノードN1,N8およびN10に
は、送信選択信号ZAが入力される。
【0041】ノードN2,ノードN13およびN15に
は、リセット信号RSTが入力される。
は、リセット信号RSTが入力される。
【0042】ノードN5およびN6には、送信選択信号
Aが入力される。ノードN7,N8およびN18には、
送信選択信号Bが入力される。
Aが入力される。ノードN7,N8およびN18には、
送信選択信号Bが入力される。
【0043】ノードN9、N11およびN12には、送
信選択信号ZBが入力される。ノードN17には、送信
選択回路200の活性化信号IODRVが入力される。
信選択信号ZBが入力される。ノードN17には、送信
選択回路200の活性化信号IODRVが入力される。
【0044】送信選択回路200は、活性化信号IOD
RVが、「L」レベル状態のときは、ドライブ用Nチャ
ンネルMOSトランジスタ241,243,245が非
導通状態となっている。
RVが、「L」レベル状態のときは、ドライブ用Nチャ
ンネルMOSトランジスタ241,243,245が非
導通状態となっている。
【0045】送信選択回路200は、活性化信号IOD
RVが、「L」レベルでリセット信号RSTが「H」レ
ベルのときは、送信選択信号A、ZA、BおよびZBの
状態にかかわらずPチャンネルMOSトランジスタが導
通してデータ転送線DL11〜DL13は、「H」レベ
ルにプリチャージされる。
RVが、「L」レベルでリセット信号RSTが「H」レ
ベルのときは、送信選択信号A、ZA、BおよびZBの
状態にかかわらずPチャンネルMOSトランジスタが導
通してデータ転送線DL11〜DL13は、「H」レベ
ルにプリチャージされる。
【0046】図3は、データラッチ回路400を示す図
である。データラッチ回路400は、データ転送線DL
11とDL13の電位をラッチして、送信選択回路20
0においてデータ転送線DL11〜DL13を選択する
ための送信選択信号を生成する回路である。
である。データラッチ回路400は、データ転送線DL
11とDL13の電位をラッチして、送信選択回路20
0においてデータ転送線DL11〜DL13を選択する
ための送信選択信号を生成する回路である。
【0047】データラッチ回路400は、データ転送線
DL11と、送信データ入力制御信号WCCLKと、送
信データ出力制御信号WOCLKと、リセット信号RS
Tとの入力を受けて送信選択信号AおよびZAを生成す
るラッチ回路500aと、データ転送線DL2と、送信
データ入力制御信号WCCLKと、送信データ出力制御
信号WOCLKと、リセット信号RSTとの入力を受け
て送信選択信号BおよびZBを生成するラッチ回路50
0bとを含む。
DL11と、送信データ入力制御信号WCCLKと、送
信データ出力制御信号WOCLKと、リセット信号RS
Tとの入力を受けて送信選択信号AおよびZAを生成す
るラッチ回路500aと、データ転送線DL2と、送信
データ入力制御信号WCCLKと、送信データ出力制御
信号WOCLKと、リセット信号RSTとの入力を受け
て送信選択信号BおよびZBを生成するラッチ回路50
0bとを含む。
【0048】送信データ入力制御信号WCCLKは、イ
ンバータ401およびトランジスタ402を介して、そ
れぞれ制御信号ZWCおよびWCとしてラッチ回路50
0aおよび500bのそれぞれに伝達される。
ンバータ401およびトランジスタ402を介して、そ
れぞれ制御信号ZWCおよびWCとしてラッチ回路50
0aおよび500bのそれぞれに伝達される。
【0049】送信データ出力制御信号WOCLKは、イ
ンバータ403およびトランジスタ404を介して、そ
れぞれ制御信号ZWOおよびWOをラッチ回路500a
および500bに入力する。
ンバータ403およびトランジスタ404を介して、そ
れぞれ制御信号ZWOおよびWOをラッチ回路500a
および500bに入力する。
【0050】図4は、ラッチ回路500aおよびbの回
路構成を示す図である。図4を参照して、ラッチ回路5
00は、PチャンネルMOSトランジスタ501,50
2,507,508,511,512,516,517
と、NチャンネルMOSトランジスタ503,504,
509,510,513,514,518,519と、
インバータ506,515と、NOR回路520,52
1とを含む。
路構成を示す図である。図4を参照して、ラッチ回路5
00は、PチャンネルMOSトランジスタ501,50
2,507,508,511,512,516,517
と、NチャンネルMOSトランジスタ503,504,
509,510,513,514,518,519と、
インバータ506,515と、NOR回路520,52
1とを含む。
【0051】PチャンネルMOSトランジスタ501お
よびPチャンネルMOSトランジスタ502は、電源電
圧VDDとノードN52との間に直列に接続される。P
チャンネルMOSトランジスタ501のゲート電極はノ
ードN50と接続される。PチャンネルMOSトランジ
スタ502のゲート電極は、制御信号ZWCの入力を受
ける。
よびPチャンネルMOSトランジスタ502は、電源電
圧VDDとノードN52との間に直列に接続される。P
チャンネルMOSトランジスタ501のゲート電極はノ
ードN50と接続される。PチャンネルMOSトランジ
スタ502のゲート電極は、制御信号ZWCの入力を受
ける。
【0052】NチャンネルMOSトランジスタ503お
よびNチャンネルMOSトランジスタ504は、ノード
N52とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ503のゲート電
極は、制御信号WCの入力を受ける。NチャンネルMO
Sトランジスタ504のゲート電極は、ノードN50と
接続される。
よびNチャンネルMOSトランジスタ504は、ノード
N52とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ503のゲート電
極は、制御信号WCの入力を受ける。NチャンネルMO
Sトランジスタ504のゲート電極は、ノードN50と
接続される。
【0053】インバータ506は、ノードN52の入力
を受けてノードN54に出力する。PチャンネルMOS
トランジスタ507およびPチャンネルMOSトランジ
スタ508は、電源電圧VDDとノードN51との間に
直列に接続される。PチャンネルMOSトランジスタ5
07のゲート電極は、ノードN54の入力を受ける。P
チャンネルMOSトランジスタ508のゲート電極は、
制御信号WCの入力を受ける。
を受けてノードN54に出力する。PチャンネルMOS
トランジスタ507およびPチャンネルMOSトランジ
スタ508は、電源電圧VDDとノードN51との間に
直列に接続される。PチャンネルMOSトランジスタ5
07のゲート電極は、ノードN54の入力を受ける。P
チャンネルMOSトランジスタ508のゲート電極は、
制御信号WCの入力を受ける。
【0054】NチャンネルMOSトランジスタ509お
よびNチャンネルMOSトランジスタ510は、ノード
N51とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ509のゲート電
極は、制御信号ZWCの入力を受ける。NチャンネルM
OSトランジスタ510のゲート電極は、ノードN54
の入力を受ける。
よびNチャンネルMOSトランジスタ510は、ノード
N51とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ509のゲート電
極は、制御信号ZWCの入力を受ける。NチャンネルM
OSトランジスタ510のゲート電極は、ノードN54
の入力を受ける。
【0055】NチャンネルMOSトランジスタ505
は、ノードN51とグランド電圧GNDとの間に接続さ
れる。そのゲート電極はリセット信号RSTの入力を受
ける。ノードN51とノードN52とは導通している。
は、ノードN51とグランド電圧GNDとの間に接続さ
れる。そのゲート電極はリセット信号RSTの入力を受
ける。ノードN51とノードN52とは導通している。
【0056】PチャンネルMOSトランジスタ511お
よびPチャンネルMOSトランジスタ512は、電源電
圧VDDとノードN58との間に直列に接続される。P
チャンネルMOSトランジスタ511のゲート電極は、
ノードN54の入力を受ける。PチャンネルMOSトラ
ンジスタ512のゲート電極は、制御信号WOの入力を
受ける。
よびPチャンネルMOSトランジスタ512は、電源電
圧VDDとノードN58との間に直列に接続される。P
チャンネルMOSトランジスタ511のゲート電極は、
ノードN54の入力を受ける。PチャンネルMOSトラ
ンジスタ512のゲート電極は、制御信号WOの入力を
受ける。
【0057】NチャンネルMOSトランジスタ513お
よびNチャンネルMOSトランジスタ514は、ノード
N58とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ513のゲート電
極は、制御信号ZWOの入力を受ける。NチャンネルM
OSトランジスタ514のゲート電極は、ノードN54
の入力を受ける。
よびNチャンネルMOSトランジスタ514は、ノード
N58とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ513のゲート電
極は、制御信号ZWOの入力を受ける。NチャンネルM
OSトランジスタ514のゲート電極は、ノードN54
の入力を受ける。
【0058】NOR回路520は、制御信号ZWOとノ
ードN58との入力を受けてNOR論理演算結果を出力
ノードN60に伝達する。
ードN58との入力を受けてNOR論理演算結果を出力
ノードN60に伝達する。
【0059】インバータ515は、ノードN58の入力
を受けてノードN59に出力する。NOR回路521
は、制御信号ZWOとノードN59との入力を受けてN
OR論理演算結果を出力ノードN61に伝達する。
を受けてノードN59に出力する。NOR回路521
は、制御信号ZWOとノードN59との入力を受けてN
OR論理演算結果を出力ノードN61に伝達する。
【0060】PチャンネルMOSトランジスタ516お
よびPチャンネルMOSトランジスタ517は、電源電
圧VDDとノードN61との間に直列に接続される。P
チャンネルMOSトランジスタ516のゲート電極は、
ノードN59の入力を受ける。PチャンネルMOSトラ
ンジスタ517のゲート電極は、制御信号ZWOの入力
を受ける。
よびPチャンネルMOSトランジスタ517は、電源電
圧VDDとノードN61との間に直列に接続される。P
チャンネルMOSトランジスタ516のゲート電極は、
ノードN59の入力を受ける。PチャンネルMOSトラ
ンジスタ517のゲート電極は、制御信号ZWOの入力
を受ける。
【0061】NチャンネルMOSトランジスタ518お
よびNチャンネルMOSトランジスタ519は、ノード
N62とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ518のゲート電
極は、制御信号WOの入力を受ける。NチャンネルMO
Sトランジスタ519のゲート電極は、ノードN59の
入力を受ける。ノードN62とノードN58とは導通し
ている。
よびNチャンネルMOSトランジスタ519は、ノード
N62とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ518のゲート電
極は、制御信号WOの入力を受ける。NチャンネルMO
Sトランジスタ519のゲート電極は、ノードN59の
入力を受ける。ノードN62とノードN58とは導通し
ている。
【0062】ラッチ回路500aは、入力ノードN50
にデータ転送線DL11の信号を受け出力ノードN60
およびN61からそれぞれ送信選択信号AおよびZAを
出力する。
にデータ転送線DL11の信号を受け出力ノードN60
およびN61からそれぞれ送信選択信号AおよびZAを
出力する。
【0063】ラッチ回路500bは、入力ノードN50
にデータ転送線DL13の信号を受け出力ノードN60
およびN61からそれぞれ送信選択信号BおよびZBを
出力する。
にデータ転送線DL13の信号を受け出力ノードN60
およびN61からそれぞれ送信選択信号BおよびZBを
出力する。
【0064】データラッチ回路400の動作について説
明する。データラッチ回路400は、送信データ入力制
御信号WCCLKが「H」レベルのときにデータ転送線
DL11およびDL13の信号がそれぞれラッチ回路5
00aおよびbに入力される。次に送信データ入力制御
信号WCCLKが「L」レベルになったときに入力され
た信号がラッチされる。
明する。データラッチ回路400は、送信データ入力制
御信号WCCLKが「H」レベルのときにデータ転送線
DL11およびDL13の信号がそれぞれラッチ回路5
00aおよびbに入力される。次に送信データ入力制御
信号WCCLKが「L」レベルになったときに入力され
た信号がラッチされる。
【0065】また、データラッチ回路400は、送信デ
ータ出力制御信号WOCLKが「H」レベルとなった時
にラッチされたデータによって送信選択信号A,ZA,
B,ZBを生成する。また、送信データ出力制御信号W
OCLKが、「L」レベルのときは送信選択信号A、Z
A、BおよびZBはすべて「L」レベルとなっている。
ータ出力制御信号WOCLKが「H」レベルとなった時
にラッチされたデータによって送信選択信号A,ZA,
B,ZBを生成する。また、送信データ出力制御信号W
OCLKが、「L」レベルのときは送信選択信号A、Z
A、BおよびZBはすべて「L」レベルとなっている。
【0066】たとえば、データ送信線DL11が「L」
レベルのときに出力される送信選択信号A,ZAについ
て説明する。
レベルのときに出力される送信選択信号A,ZAについ
て説明する。
【0067】図4を再び参照して、データ送信線DL1
1が「L」レベルであって、送信データ入力制御信号W
CCLKが「H」レベルから「L」レベルとなったとき
にデータがラッチされノードN58は、「H」レベル、
ノードN59は、「H」レベルにラッチされる。
1が「L」レベルであって、送信データ入力制御信号W
CCLKが「H」レベルから「L」レベルとなったとき
にデータがラッチされノードN58は、「H」レベル、
ノードN59は、「H」レベルにラッチされる。
【0068】したがって、送信データ出力制御信号WO
CLKが「L」レベルのときは、送信選択信号A,ZA
は、ともに「L」レベルであるが、送信データ出力制御
信号WOCLKが「H」レベルのときは、送信選択信号
A,ZAは、それぞれ「H」レベル、「L」レベルとな
る。
CLKが「L」レベルのときは、送信選択信号A,ZA
は、ともに「L」レベルであるが、送信データ出力制御
信号WOCLKが「H」レベルのときは、送信選択信号
A,ZAは、それぞれ「H」レベル、「L」レベルとな
る。
【0069】データラッチ回路400は、ラッチされた
内容からデータ転送にデータ転送線DL11を使用する
と判断した場合には出力Aを「H」レベルに、出力ZA
を「L」レベルに変化させる。一方データ転送線DL1
1を使用しないと判断した場合には出力Aを「L」レベ
ルに、出力ZAを「L」レベルにする。
内容からデータ転送にデータ転送線DL11を使用する
と判断した場合には出力Aを「H」レベルに、出力ZA
を「L」レベルに変化させる。一方データ転送線DL1
1を使用しないと判断した場合には出力Aを「L」レベ
ルに、出力ZAを「L」レベルにする。
【0070】同様に、データラッチ回路400は、保持
しているラッチデータによってデータ転送にデータ転送
線DL13を使用すると判断した場合には出力Bを
「H」レベルに、出力ZBを「L」レベルに変化させ
る。逆にデータ転送線DL13を使用しないと判断した
場合には出力Bを「L」レベルに、出力ZBを「L」レ
ベルにする。
しているラッチデータによってデータ転送にデータ転送
線DL13を使用すると判断した場合には出力Bを
「H」レベルに、出力ZBを「L」レベルに変化させ
る。逆にデータ転送線DL13を使用しないと判断した
場合には出力Bを「L」レベルに、出力ZBを「L」レ
ベルにする。
【0071】次に、送信制御回路9の動作について説明
する。一例としてデータ転送線DL11およびDL13
を選択して、データ入出力線IO1=Lのデータを転送
する場合を示す。
する。一例としてデータ転送線DL11およびDL13
を選択して、データ入出力線IO1=Lのデータを転送
する場合を示す。
【0072】初期状態では、データ転送線DL11=
H、DL13=Hである。また、活性化信号IODRV
は、「L」レベルになっている。
H、DL13=Hである。また、活性化信号IODRV
は、「L」レベルになっている。
【0073】送信データ入力制御信号WCCLKによっ
て、既にデータがラッチされている。この場合データ転
送線DL11およびDL13が選択されるため送信デー
タ出力制御信号WOCLKが「H」レベルとなったと
き、送信選択信号A,ZA,B,ZBは、それぞれ
「H」レベル,「L」レベル,「H」レベル,「L」レ
ベルとなる。
て、既にデータがラッチされている。この場合データ転
送線DL11およびDL13が選択されるため送信デー
タ出力制御信号WOCLKが「H」レベルとなったと
き、送信選択信号A,ZA,B,ZBは、それぞれ
「H」レベル,「L」レベル,「H」レベル,「L」レ
ベルとなる。
【0074】このとき、PチャンネルMOSトランジス
タ242がオンとなるため、データ転送線DL12が電
源電圧VDDと接続されプリチャージが始まる。
タ242がオンとなるため、データ転送線DL12が電
源電圧VDDと接続されプリチャージが始まる。
【0075】活性化信号IODRVが、「H」レベルと
なると、データ入出力線IO1が「L」レベルであるた
め、NチャンネルMOSトランジスタ241とPチャン
ネルMOSトランジスタ245とがオンとなる。一方、
PチャンネルMOSトランジスタ240とNチャンネル
MOSトランジスタ245とは、オフとなる。
なると、データ入出力線IO1が「L」レベルであるた
め、NチャンネルMOSトランジスタ241とPチャン
ネルMOSトランジスタ245とがオンとなる。一方、
PチャンネルMOSトランジスタ240とNチャンネル
MOSトランジスタ245とは、オフとなる。
【0076】したがって、データ転送線DL11は、グ
ランド電圧GNDに接続され電圧が降下し「L」レベル
となる。一方、データ転送線DL13は、電源電圧VD
Dに接続されるため「H」レベルのままである。
ランド電圧GNDに接続され電圧が降下し「L」レベル
となる。一方、データ転送線DL13は、電源電圧VD
Dに接続されるため「H」レベルのままである。
【0077】このようにして、データ入出力線IO1の
「L」レベルデータを2本のデータ転送線を用いて受信
制御回路10に転送する。また、データ送信に用いられ
ていないデータ送信線のプリチャージを行なう。
「L」レベルデータを2本のデータ転送線を用いて受信
制御回路10に転送する。また、データ送信に用いられ
ていないデータ送信線のプリチャージを行なう。
【0078】また、データラッチ回路400は、データ
送信線DL11〜DL13の送信側の電位が論理回路に
おいて「H」レベルまたは「L」レベルに判別される電
位になったときに、WCCLKを「H」レベルにする。
送信線DL11〜DL13の送信側の電位が論理回路に
おいて「H」レベルまたは「L」レベルに判別される電
位になったときに、WCCLKを「H」レベルにする。
【0079】このとき、データ転送線DL11およびD
L13の電位がデータラッチ回路400に入力される。
このときデータラッチ回路400に読込まれたデータに
よって、次回のデータ転送時に使用するデータ転送線を
選択する。
L13の電位がデータラッチ回路400に入力される。
このときデータラッチ回路400に読込まれたデータに
よって、次回のデータ転送時に使用するデータ転送線を
選択する。
【0080】次に、データの受信側の受信制御回路10
について説明する。再び図1を参照して、受信制御回路
10は、送信制御回路9から送信されたデータをデータ
送信線DL11〜13のうち選択された2つの送信線か
ら受信する。また、データ入出力線IO2および/IO
2を介してデータ入力バッファ6およびデータ出力バッ
ファ7と接続され、受信したデータは、データ出力バッ
ファ7に出力する。
について説明する。再び図1を参照して、受信制御回路
10は、送信制御回路9から送信されたデータをデータ
送信線DL11〜13のうち選択された2つの送信線か
ら受信する。また、データ入出力線IO2および/IO
2を介してデータ入力バッファ6およびデータ出力バッ
ファ7と接続され、受信したデータは、データ出力バッ
ファ7に出力する。
【0081】受信制御回路10は、データラッチ回路4
10と、増幅回路700と、受信選択回路800とを含
む。
10と、増幅回路700と、受信選択回路800とを含
む。
【0082】図5は、受信選択回路800の回路構成を
示す図である。受信選択回路800は、データラッチ回
路410から出力された受信選択信号に応じて、選択さ
れたデータ転送線を選択して増幅回路700と接続する
回路である。
示す図である。受信選択回路800は、データラッチ回
路410から出力された受信選択信号に応じて、選択さ
れたデータ転送線を選択して増幅回路700と接続する
回路である。
【0083】図5を参照して、受信選択回路800は、
インバータ801,803,806,808と、Pチャ
ンネルMOSトランジスタ802,804,805,8
07とを含む。
インバータ801,803,806,808と、Pチャ
ンネルMOSトランジスタ802,804,805,8
07とを含む。
【0084】PチャンネルMOSトランジスタ802
は、ノードN112とノードN111との間に接続され
る。そのゲート電極は、インバータ801を介してノー
ドN110の入力を受ける。
は、ノードN112とノードN111との間に接続され
る。そのゲート電極は、インバータ801を介してノー
ドN110の入力を受ける。
【0085】NチャンネルMOSトランジスタ804
は、ノードN114とノードN111との間に接続され
る。そのゲート電極は、インバータ803を介してノー
ドN113の入力を受ける。
は、ノードN114とノードN111との間に接続され
る。そのゲート電極は、インバータ803を介してノー
ドN113の入力を受ける。
【0086】PチャンネルMOSトランジスタ805
は、ノードN114とノードN115との間に接続され
る。そのゲート電極は、インバータ806を介してノー
ドN116の入力を受ける。
は、ノードN114とノードN115との間に接続され
る。そのゲート電極は、インバータ806を介してノー
ドN116の入力を受ける。
【0087】PチャンネルMOSトランジスタ807
は、ノードN117とノードN115との間に接続され
る。そのゲート電極は、インバータ808を介してノー
ドN118の入力を受ける。
は、ノードN117とノードN115との間に接続され
る。そのゲート電極は、インバータ808を介してノー
ドN118の入力を受ける。
【0088】ノードN112,N114,N117は、
それぞれデータ転送線DL11,DL12,DL13と
接続される。
それぞれデータ転送線DL11,DL12,DL13と
接続される。
【0089】図6は、増幅回路700の回路構成を示す
図である。増幅回路700は、データ転送線がある一定
の容量を持つため受信選択回路800から出力された信
号が「H」レベルまたは「L」レベルであるか検出しに
くいそこでセンスアンプ720により増幅してデータ入
出力線IO2および/IO2に出力する回路である。
図である。増幅回路700は、データ転送線がある一定
の容量を持つため受信選択回路800から出力された信
号が「H」レベルまたは「L」レベルであるか検出しに
くいそこでセンスアンプ720により増幅してデータ入
出力線IO2および/IO2に出力する回路である。
【0090】図6を参照して、増幅回路700は、Pチ
ャンネルMOSトランジスタ701および702と、N
チャンネルMOSトランジスタ703〜705とで構成
されるセンスアンプ720と、NAND回路706〜7
09とを含む。
ャンネルMOSトランジスタ701および702と、N
チャンネルMOSトランジスタ703〜705とで構成
されるセンスアンプ720と、NAND回路706〜7
09とを含む。
【0091】電源電圧VDDは、ノードN103と接続
される。PチャンネルMOSトランジスタ701は、ノ
ードN103とノードN101との間に接続される。N
チャンネルMOSトランジスタ704は、ノードN10
1とノードN103との間に接続される。Pチャンネル
MOSトランジスタ701のゲート電極とNチャンネル
MOSトランジスタ704のゲート電極とはともにノー
ドN102の入力を受ける。
される。PチャンネルMOSトランジスタ701は、ノ
ードN103とノードN101との間に接続される。N
チャンネルMOSトランジスタ704は、ノードN10
1とノードN103との間に接続される。Pチャンネル
MOSトランジスタ701のゲート電極とNチャンネル
MOSトランジスタ704のゲート電極とはともにノー
ドN102の入力を受ける。
【0092】PチャンネルMOSトランジスタ702
は、ノードN103とノードN102との間に接続され
る。NチャンネルMOSトランジスタ703は、ノード
N102とノードN103との間に接続される。Pチャ
ンネルMOSトランジスタ702のゲート電極とNチャ
ンネルMOSトランジスタ703のゲート電極とはとも
にノードN101の入力を受ける。
は、ノードN103とノードN102との間に接続され
る。NチャンネルMOSトランジスタ703は、ノード
N102とノードN103との間に接続される。Pチャ
ンネルMOSトランジスタ702のゲート電極とNチャ
ンネルMOSトランジスタ703のゲート電極とはとも
にノードN101の入力を受ける。
【0093】NチャンネルMOSトランジスタ705
は、ノードN103とグランド電圧GNDとの間に接続
される。NチャンネルMOSトランジスタ705のゲー
ト電極は、ノードN104の入力を受ける。
は、ノードN103とグランド電圧GNDとの間に接続
される。NチャンネルMOSトランジスタ705のゲー
ト電極は、ノードN104の入力を受ける。
【0094】NAND回路706は、ノードN101と
ノードN104との入力を受けてNAND論理演算結果
をNAND回路708の入力側に伝達する。
ノードN104との入力を受けてNAND論理演算結果
をNAND回路708の入力側に伝達する。
【0095】NAND回路707は、ノードN104と
ノードN102との入力を受けてNAND論理演算結果
をNAND回路709の入力側に伝達する。
ノードN102との入力を受けてNAND論理演算結果
をNAND回路709の入力側に伝達する。
【0096】NAND回路708は、NAND回路70
6の出力信号とノードN106の入力とを受けてNAN
D論理演算結果をノードN105に出力する。
6の出力信号とノードN106の入力とを受けてNAN
D論理演算結果をノードN105に出力する。
【0097】NAND回路709はノードN105とN
AND回路707の出力信号とを受けてNAND論理演
算結果をノードN106に出力する。
AND回路707の出力信号とを受けてNAND論理演
算結果をノードN106に出力する。
【0098】ノードN105およびN106は、それぞ
れデータ入出力線IO2および/IO2に信号を伝達す
る。
れデータ入出力線IO2および/IO2に信号を伝達す
る。
【0099】ノードN101およびN102は、それぞ
れ受信選択回路800の出力ノードN111およびN1
15と接続される。
れ受信選択回路800の出力ノードN111およびN1
15と接続される。
【0100】センスアンプ720は、センスアンプ活性
化信号SAEによって活性化される。
化信号SAEによって活性化される。
【0101】センスアンプ720は、ノードN101が
「H」レベルの場合は、ノードN102は、「L」レベ
ルとなっているためセンスアンプ720の増幅作用によ
り出力信号SAは、電源電圧VDDによってチャージさ
れ、出力信号ZSAは、グランド電圧GNDによって、
電位がさらに下がる。
「H」レベルの場合は、ノードN102は、「L」レベ
ルとなっているためセンスアンプ720の増幅作用によ
り出力信号SAは、電源電圧VDDによってチャージさ
れ、出力信号ZSAは、グランド電圧GNDによって、
電位がさらに下がる。
【0102】センスアンプ720は、ノードN101が
「L」レベルの場合は、ノードN102は、「H」レベ
ルとなっているためセンスアンプ720の増幅作用によ
り出力信号ZSAは、電源電圧VDDによってチャージ
され、出力信号SAは、グランド電圧GNDによって、
電位がさらに下がる。
「L」レベルの場合は、ノードN102は、「H」レベ
ルとなっているためセンスアンプ720の増幅作用によ
り出力信号ZSAは、電源電圧VDDによってチャージ
され、出力信号SAは、グランド電圧GNDによって、
電位がさらに下がる。
【0103】図7は、データラッチ回路410を示す図
である。データラッチ回路410は、増幅回路700に
含まれるセンスアンプ720によって増幅されたノード
N101の信号SAとノードN102の信号である信号
ZSAとをラッチして、受信選択回路800がデータ送
信線を選択する受信選択信号を生成する回路である。
である。データラッチ回路410は、増幅回路700に
含まれるセンスアンプ720によって増幅されたノード
N101の信号SAとノードN102の信号である信号
ZSAとをラッチして、受信選択回路800がデータ送
信線を選択する受信選択信号を生成する回路である。
【0104】データラッチ回路410は、信号ZSA
と、受信データ入力制御信号RCCLKと、受信データ
出力制御信号ROCLKと、リセット信号RSTとの入
力を受けて送信選択信号CおよびZCを生成するラッチ
回路600aと、信号SAと、受信データ入力制御信号
RCCLKと、受信データ出力制御信号ROCLKと、
リセット信号RSTとの入力を受けて送信選択信号Dお
よびZDを生成するラッチ回路600bとを含む。
と、受信データ入力制御信号RCCLKと、受信データ
出力制御信号ROCLKと、リセット信号RSTとの入
力を受けて送信選択信号CおよびZCを生成するラッチ
回路600aと、信号SAと、受信データ入力制御信号
RCCLKと、受信データ出力制御信号ROCLKと、
リセット信号RSTとの入力を受けて送信選択信号Dお
よびZDを生成するラッチ回路600bとを含む。
【0105】受信データ入力制御信号RCCLKは、イ
ンバータ411およびトランジスタ412を介して、そ
れぞれ制御信号ZRCおよびRCをラッチ回路600a
および600bに入力する。
ンバータ411およびトランジスタ412を介して、そ
れぞれ制御信号ZRCおよびRCをラッチ回路600a
および600bに入力する。
【0106】受信データ出力制御信号ROCLKは、イ
ンバータ413およびトランジスタ414を介して、そ
れぞれ制御信号ZROおよびROをラッチ回路600a
および600bに入力する。
ンバータ413およびトランジスタ414を介して、そ
れぞれ制御信号ZROおよびROをラッチ回路600a
および600bに入力する。
【0107】図8は、ラッチ回路600の回路構成を示
す図である。図8を参照して、ラッチ回路600は、N
AND回路601と、PチャンネルMOSトランジスタ
602,603,608,609,612,613,6
16,617,621,622,626,627と、N
チャンネルMOSトランジスタ604,605,61
0,611,614,615,618,619,62
3,624,628,629と、インバータ607,6
20,625と、NOR回路630,631とを含む。
す図である。図8を参照して、ラッチ回路600は、N
AND回路601と、PチャンネルMOSトランジスタ
602,603,608,609,612,613,6
16,617,621,622,626,627と、N
チャンネルMOSトランジスタ604,605,61
0,611,614,615,618,619,62
3,624,628,629と、インバータ607,6
20,625と、NOR回路630,631とを含む。
【0108】NAND回路601は、ノードN70とノ
ードN88との入力を受けてNAND論理演算結果をノ
ードN71に出力する。
ードN88との入力を受けてNAND論理演算結果をノ
ードN71に出力する。
【0109】PチャンネルMOSトランジスタ602お
よびPチャンネルMOSトランジスタ603と、電源電
圧VDDとノードN73との間に直列に接続される。P
チャンネルMOSトランジスタ602のゲート電極は、
ノードN71の入力を受ける。PチャンネルMOSトラ
ンジスタ603のゲート電極は制御信号ZRCの入力を
受ける。
よびPチャンネルMOSトランジスタ603と、電源電
圧VDDとノードN73との間に直列に接続される。P
チャンネルMOSトランジスタ602のゲート電極は、
ノードN71の入力を受ける。PチャンネルMOSトラ
ンジスタ603のゲート電極は制御信号ZRCの入力を
受ける。
【0110】NチャンネルMOSトランジスタ604お
よびNチャンネルMOSトランジスタ605は、ノード
N73とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ604のゲート電
極は、制御信号RCの入力を受ける。NチャンネルMO
Sトランジスタ605のゲート電極は、ノードN71の
入力を受ける。
よびNチャンネルMOSトランジスタ605は、ノード
N73とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ604のゲート電
極は、制御信号RCの入力を受ける。NチャンネルMO
Sトランジスタ605のゲート電極は、ノードN71の
入力を受ける。
【0111】インバータ607は、ノードN73の入力
を受けてノードN74に出力する。PチャンネルMOS
トランジスタ608およびPチャンネルMOSトランジ
スタ609は、電源電圧VDDとノードN73との間に
直列に接続される。PチャンネルMOSトランジスタ6
08のゲート電極は、ノードN74の入力を受ける。P
チャンネルMOSトランジスタ609のゲート電極は制
御信号RCの入力を受ける。
を受けてノードN74に出力する。PチャンネルMOS
トランジスタ608およびPチャンネルMOSトランジ
スタ609は、電源電圧VDDとノードN73との間に
直列に接続される。PチャンネルMOSトランジスタ6
08のゲート電極は、ノードN74の入力を受ける。P
チャンネルMOSトランジスタ609のゲート電極は制
御信号RCの入力を受ける。
【0112】NチャンネルMOSトランジスタ610お
よびNチャンネルMOSトランジスタ611は、ノード
N73とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ610のゲート電
極は、制御信号ZRCの入力を受ける。NチャンネルM
OSトランジスタ611のゲート電極は、ノードN74
の入力を受ける。
よびNチャンネルMOSトランジスタ611は、ノード
N73とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ610のゲート電
極は、制御信号ZRCの入力を受ける。NチャンネルM
OSトランジスタ611のゲート電極は、ノードN74
の入力を受ける。
【0113】NチャンネルMOSトランジスタ606
は、ノードN73とグランド電圧GNDとの間に接続さ
れる。NチャンネルMOSトランジスタ606のゲート
電極は、リセット信号RSTの入力を受ける。
は、ノードN73とグランド電圧GNDとの間に接続さ
れる。NチャンネルMOSトランジスタ606のゲート
電極は、リセット信号RSTの入力を受ける。
【0114】PチャンネルMOSトランジスタ612お
よびPチャンネルMOSトランジスタ613は、電源電
圧VDDとノードN78との間に直列に接続される。P
チャンネルMOSトランジスタ612のゲート電極は、
ノードN74の入力を受ける。PチャンネルMOSトラ
ンジスタ613のゲート電極は、制御信号ROの入力を
受ける。
よびPチャンネルMOSトランジスタ613は、電源電
圧VDDとノードN78との間に直列に接続される。P
チャンネルMOSトランジスタ612のゲート電極は、
ノードN74の入力を受ける。PチャンネルMOSトラ
ンジスタ613のゲート電極は、制御信号ROの入力を
受ける。
【0115】NチャンネルMOSトランジスタ614お
よびNチャンネルMOSトランジスタ615とは、ノー
ドN78とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ614のゲート電
極は、制御信号ZROの入力を受ける。NチャンネルM
OSトランジスタ615のゲート電極は、ノードN74
の入力を受ける。
よびNチャンネルMOSトランジスタ615とは、ノー
ドN78とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ614のゲート電
極は、制御信号ZROの入力を受ける。NチャンネルM
OSトランジスタ615のゲート電極は、ノードN74
の入力を受ける。
【0116】NOR回路613は、制御信号ZROとノ
ードN78との入力を受けてNOR論理演算結果を出力
ノードN79に出力する。
ードN78との入力を受けてNOR論理演算結果を出力
ノードN79に出力する。
【0117】インバータ625は、ノード78の入力を
受けてノードN81に出力する。PチャンネルMOSト
ランジスタ626およびPチャンネルMOSトランジス
タ627は、電源電圧VDDとノードN78との間に直
列に接続される。PチャンネルMOSトランジスタ62
6のゲート電極は、ノードN81の入力を受ける。Pチ
ャンネルMOSトランジスタ627のゲート電極は、制
御信号ZROの入力を受ける。
受けてノードN81に出力する。PチャンネルMOSト
ランジスタ626およびPチャンネルMOSトランジス
タ627は、電源電圧VDDとノードN78との間に直
列に接続される。PチャンネルMOSトランジスタ62
6のゲート電極は、ノードN81の入力を受ける。Pチ
ャンネルMOSトランジスタ627のゲート電極は、制
御信号ZROの入力を受ける。
【0118】NチャンネルMOSトランジスタ628お
よびNチャンネルMOSトランジスタ629は、ノード
N78とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ628のゲート電
極は、制御信号ROの入力を受ける。NチャンネルMO
Sトランジスタ629のゲート電極は、ノードN81の
入力を受ける。
よびNチャンネルMOSトランジスタ629は、ノード
N78とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ628のゲート電
極は、制御信号ROの入力を受ける。NチャンネルMO
Sトランジスタ629のゲート電極は、ノードN81の
入力を受ける。
【0119】PチャンネルMOSトランジスタ621お
よびPチャンネルMOSトランジスタ622は、電源電
圧VDDとノードN87との間に直列に接続される。P
チャンネルMOSトランジスタ621のゲート電極は、
ノードN81の入力を受ける。PチャンネルMOSトラ
ンジスタ622のゲート電極は、制御信号RCの入力を
受ける。
よびPチャンネルMOSトランジスタ622は、電源電
圧VDDとノードN87との間に直列に接続される。P
チャンネルMOSトランジスタ621のゲート電極は、
ノードN81の入力を受ける。PチャンネルMOSトラ
ンジスタ622のゲート電極は、制御信号RCの入力を
受ける。
【0120】NチャンネルMOSトランジスタ623お
よびNチャンネルMOSトランジスタ624は、ノード
N87とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ623のゲート電
極は、制御信号ZRCの入力を受ける。NチャンネルM
OSトランジスタ624のゲート電極は、ノードN81
の入力を受ける。
よびNチャンネルMOSトランジスタ624は、ノード
N87とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ623のゲート電
極は、制御信号ZRCの入力を受ける。NチャンネルM
OSトランジスタ624のゲート電極は、ノードN81
の入力を受ける。
【0121】インバータ620は、ノードN81からの
入力を受けてノードN88に出力する。
入力を受けてノードN88に出力する。
【0122】PチャンネルMOSトランジスタ616お
よびPチャンネルMOSトランジスタ617は、電源電
圧VDDとノードN87との間に直列に接続される。P
チャンネルMOSトランジスタ616のゲート電極は、
ノードN88の入力を受ける。PチャンネルMOSトラ
ンジスタ617のゲート電極は、制御信号ZRCの入力
を受ける。
よびPチャンネルMOSトランジスタ617は、電源電
圧VDDとノードN87との間に直列に接続される。P
チャンネルMOSトランジスタ616のゲート電極は、
ノードN88の入力を受ける。PチャンネルMOSトラ
ンジスタ617のゲート電極は、制御信号ZRCの入力
を受ける。
【0123】NチャンネルMOSトランジスタ618お
よびNチャンネルMOSトランジスタ619は、ノード
N87とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ618のゲート電
極は、制御信号RCの入力を受ける。NチャンネルMO
Sトランジスタ619のゲート電極は、ノードN88の
入力を受ける。
よびNチャンネルMOSトランジスタ619は、ノード
N87とグランド電圧GNDとの間に直列に接続され
る。NチャンネルMOSトランジスタ618のゲート電
極は、制御信号RCの入力を受ける。NチャンネルMO
Sトランジスタ619のゲート電極は、ノードN88の
入力を受ける。
【0124】ラッチ回路600aは、入力ノードN70
にセンスアンプ720のノードN102の信号ZSAを
受けて出力ノードN79およびN80からそれぞれ受信
選択信号CおよびZCを出力する。
にセンスアンプ720のノードN102の信号ZSAを
受けて出力ノードN79およびN80からそれぞれ受信
選択信号CおよびZCを出力する。
【0125】ラッチ回路600bは、入力ノードN70
にセンスアンプ720のノードN101の信号SAを受
けて出力ノードN79およびN80からそれぞれ送信選
択信号DおよびZDを出力する。
にセンスアンプ720のノードN101の信号SAを受
けて出力ノードN79およびN80からそれぞれ送信選
択信号DおよびZDを出力する。
【0126】送信選択制御信号C、ZC,D,ZDは、
それぞれ受信選択回路800のノードN110,ノード
N113,ノードN118,ノードN116に出力す
る。
それぞれ受信選択回路800のノードN110,ノード
N113,ノードN118,ノードN116に出力す
る。
【0127】データラッチ回路410の動作について説
明する。データラッチ回路410は、受信データ入力制
御信号RCCLKが「H」レベルのときにセンスアンプ
720の出力信号ZSAおよびSAがそれぞれラッチ回
路600aおよびbに入力される。次に受信データ入力
制御信号RCCLKが「L」レベルになったときに入力
された信号がラッチされる。
明する。データラッチ回路410は、受信データ入力制
御信号RCCLKが「H」レベルのときにセンスアンプ
720の出力信号ZSAおよびSAがそれぞれラッチ回
路600aおよびbに入力される。次に受信データ入力
制御信号RCCLKが「L」レベルになったときに入力
された信号がラッチされる。
【0128】また、データラッチ回路410は、受信デ
ータ出力制御信号ROCLKが「H」レベルとなった時
にラッチされたデータによって受信選択信号C,ZC,
D,ZDが出力される。また、受信データ出力制御信号
ROCLKが、「L」レベルのときは受信選択信号C、
ZC、DおよびZDはすべて「L」レベルとなってい
る。
ータ出力制御信号ROCLKが「H」レベルとなった時
にラッチされたデータによって受信選択信号C,ZC,
D,ZDが出力される。また、受信データ出力制御信号
ROCLKが、「L」レベルのときは受信選択信号C、
ZC、DおよびZDはすべて「L」レベルとなってい
る。
【0129】たとえば、センスアンプ720の出力信号
ZSAが「L」レベルのときに出力される送信選択信号
C,ZCについて説明する。
ZSAが「L」レベルのときに出力される送信選択信号
C,ZCについて説明する。
【0130】図8を再び参照して、センスアンプ720
の出力信号ZSAが「L」レベルであって、受信データ
入力制御信号RCCLKが「H」レベルから「L」レベ
ルとなったときにデータがラッチされノードN74は、
「H」レベルにラッチされる。
の出力信号ZSAが「L」レベルであって、受信データ
入力制御信号RCCLKが「H」レベルから「L」レベ
ルとなったときにデータがラッチされノードN74は、
「H」レベルにラッチされる。
【0131】したがって、送信データ出力制御信号WO
CLKが「L」レベルのときは、送信選択信号C,ZC
は、ともに「L」レベルであるが、送信データ出力制御
信号WOCLKが「H」レベルのときは、送信選択信号
C,ZCは、それぞれ「H」レベル、「L」レベルとな
る。
CLKが「L」レベルのときは、送信選択信号C,ZC
は、ともに「L」レベルであるが、送信データ出力制御
信号WOCLKが「H」レベルのときは、送信選択信号
C,ZCは、それぞれ「H」レベル、「L」レベルとな
る。
【0132】データラッチ回路410は、ラッチされた
内容からデータ転送にデータ転送線DL11を使用する
と判断した場合には出力Cを「H」レベルに、出力ZC
を「L」レベルに変化させる。
内容からデータ転送にデータ転送線DL11を使用する
と判断した場合には出力Cを「H」レベルに、出力ZC
を「L」レベルに変化させる。
【0133】データラッチ回路410は、ラッチされた
内容からデータ転送にデータ転送線DL12を使用する
と判断した場合には出力Cを「L」レベルに、出力ZC
を「H」レベルまたは出力Dを「L」レベルに、出力Z
Dを「H」レベルに変化させる。
内容からデータ転送にデータ転送線DL12を使用する
と判断した場合には出力Cを「L」レベルに、出力ZC
を「H」レベルまたは出力Dを「L」レベルに、出力Z
Dを「H」レベルに変化させる。
【0134】同様に、データラッチ回路410は、保持
しているラッチデータによってデータ転送にデータ転送
線DL13を使用すると判断した場合には出力Bを
「H」レベルに、出力ZBを「L」レベルに変化させ
る。
しているラッチデータによってデータ転送にデータ転送
線DL13を使用すると判断した場合には出力Bを
「H」レベルに、出力ZBを「L」レベルに変化させ
る。
【0135】図9は、本発明のデータ転送回路5の動作
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【0136】図9を参照して、データ転送回路5の動作
について説明する。ここでは、データ入出力線IO1の
データ「L」レベルを転送するものとし、データ転送線
は、DL11およびDL13が選択されている例を示し
ている。
について説明する。ここでは、データ入出力線IO1の
データ「L」レベルを転送するものとし、データ転送線
は、DL11およびDL13が選択されている例を示し
ている。
【0137】時刻t0において、活性化信号IODRV
と送信データ出力制御信号WOCLKとを「H」レベル
にし、データ転送が始まる。
と送信データ出力制御信号WOCLKとを「H」レベル
にし、データ転送が始まる。
【0138】ここでは、データ転送線DL11およびD
L13が選択されるので、前述したように送信選択信号
A,ZA,B,ZBは、それぞれ「H」レベル、「L」
レベル、「H」レベル、「L」レベルとなっている。
L13が選択されるので、前述したように送信選択信号
A,ZA,B,ZBは、それぞれ「H」レベル、「L」
レベル、「H」レベル、「L」レベルとなっている。
【0139】したがって、データ転送線DL11は、
「L」レベルに引かれていく。また、同時にデータ転送
に用いられないデータ転送線DL12については、プリ
チャージが行なわれる。
「L」レベルに引かれていく。また、同時にデータ転送
に用いられないデータ転送線DL12については、プリ
チャージが行なわれる。
【0140】送信側のデータ送信線(ここでは、DL1
1)の電位が十分下がった時刻t1〜t2の期間に送信
データ入力制御信号WCCLKを「H」レベルとし、デ
ータ転送線の状態をデータラッチ回路400に取り込ん
でラッチし、次のデータ転送線を選択するための送信選
択信号を生成する。
1)の電位が十分下がった時刻t1〜t2の期間に送信
データ入力制御信号WCCLKを「H」レベルとし、デ
ータ転送線の状態をデータラッチ回路400に取り込ん
でラッチし、次のデータ転送線を選択するための送信選
択信号を生成する。
【0141】また、時刻t1〜t2の期間に受信データ
出力制御信号ROCLKを「H」レベルとし、データラ
ッチ回路410からの受信選択信号によりデータ転送線
DL11およびDL13を選択し、データ転送線DL1
1およびDL13を介する送信制御回路9からの入力信
号を受信制御回路10に入力する。
出力制御信号ROCLKを「H」レベルとし、データラ
ッチ回路410からの受信選択信号によりデータ転送線
DL11およびDL13を選択し、データ転送線DL1
1およびDL13を介する送信制御回路9からの入力信
号を受信制御回路10に入力する。
【0142】時刻t2からt4の期間にSAEを「H」
レベルとし、センスアンプ720の出力信号SAおよび
ZSAを増幅し、データ出力バッファ7に出力する。
レベルとし、センスアンプ720の出力信号SAおよび
ZSAを増幅し、データ出力バッファ7に出力する。
【0143】時刻t3〜t4の期間にセンスアンプ72
0によって増幅された出力信号SAおよびZSAをデー
タラッチ回路410に取り込んでラッチし、次のデータ
転送線を選択するための受信選択信号を生成する。
0によって増幅された出力信号SAおよびZSAをデー
タラッチ回路410に取り込んでラッチし、次のデータ
転送線を選択するための受信選択信号を生成する。
【0144】以上が1サイクルのデータ転送の回路動作
である。この動作を次々に繰返すことにより連続的にデ
ータを転送する。
である。この動作を次々に繰返すことにより連続的にデ
ータを転送する。
【0145】本発明によればデータ転送線を3本備え2
本のデータ転送線を利用してデータを転送している間に
残りの1本をプリチャージするため、プリチャージ期間
がデータ転送期間に含まれ、データ転送後に特定のプリ
チャージ期間を設ける必要がなく、データ転送を効率的
に行なうことができる。
本のデータ転送線を利用してデータを転送している間に
残りの1本をプリチャージするため、プリチャージ期間
がデータ転送期間に含まれ、データ転送後に特定のプリ
チャージ期間を設ける必要がなく、データ転送を効率的
に行なうことができる。
【0146】また、データ転送線DL11〜DL13
は、線の長さが長い場合が考えられ、そのような場合は
データ転送線に付加される容量も大きい。
は、線の長さが長い場合が考えられ、そのような場合は
データ転送線に付加される容量も大きい。
【0147】活性化信号IODRVが「H」レベルであ
る期間を十分長く取ることができれば、受信制御回路1
0側のデータ転送線の電位もほぼグランド電圧GNDに
することになるが、データ転送線が長距離である場合は
その「H」レベル期間も長くなり、データ転送レートを
制限してしまう。
る期間を十分長く取ることができれば、受信制御回路1
0側のデータ転送線の電位もほぼグランド電圧GNDに
することになるが、データ転送線が長距離である場合は
その「H」レベル期間も長くなり、データ転送レートを
制限してしまう。
【0148】そのため、高データ転送レートを求める場
合に、活性化信号IODRVが「H」レベルである期間
を制限することにより、その期間の長さに応じて受信制
御回路10側に近い部分のデータ転送線の電位は電源電
圧VDDとグランド電圧GNDとの間のある電位とな
る。
合に、活性化信号IODRVが「H」レベルである期間
を制限することにより、その期間の長さに応じて受信制
御回路10側に近い部分のデータ転送線の電位は電源電
圧VDDとグランド電圧GNDとの間のある電位とな
る。
【0149】したがって、データの転送時にデータ転送
線を完全に「H」レベルとし、または「L」レベルにす
る必要がないため、データの転送を高速化しかつデータ
転送線の充放電にかかる消費電力を低減することができ
る。
線を完全に「H」レベルとし、または「L」レベルにす
る必要がないため、データの転送を高速化しかつデータ
転送線の充放電にかかる消費電力を低減することができ
る。
【0150】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【0151】
【発明の効果】本発明のデータ転送回路は、3本のデー
タ転送線のうち2本をデータ転送に用い、データ転送し
ている間に残りの1本をプリチャージすることにより、
データ転送を効率的に行なうことができる。
タ転送線のうち2本をデータ転送に用い、データ転送し
ている間に残りの1本をプリチャージすることにより、
データ転送を効率的に行なうことができる。
【0152】また、3本のデータ転送線のうち2本のデ
ータ転送線の電位によって、次に選択するデータ転送線
を選択することができるので、外部から選択信号を与え
る必要が無く、部品点数が削減される。
ータ転送線の電位によって、次に選択するデータ転送線
を選択することができるので、外部から選択信号を与え
る必要が無く、部品点数が削減される。
【0153】また、2本のデータ転送線の電位差によっ
て、3本のデータ転送線のうちデータ転送に用いられて
いるデータ転送線を選択することができるので、外部か
ら選択信号を与える必要が無く、部品点数が削減され
る。
て、3本のデータ転送線のうちデータ転送に用いられて
いるデータ転送線を選択することができるので、外部か
ら選択信号を与える必要が無く、部品点数が削減され
る。
【0154】また、選択した2本のデータ転送線の電位
の一方を、プリチャージする電位である第1の電位に維
持し、他方を第3の電位(たとえば、グランド電位GN
D)と第1の電位の間の第2の電位することによって、
第1の電位にプリチャージする消費電力を低減すること
ができる。
の一方を、プリチャージする電位である第1の電位に維
持し、他方を第3の電位(たとえば、グランド電位GN
D)と第1の電位の間の第2の電位することによって、
第1の電位にプリチャージする消費電力を低減すること
ができる。
【0155】本発明の半導体記憶装置は、3本のデータ
転送線のうち2本をデータ転送に用い、データ転送して
いる間に残りの1本をプリチャージすることにより、デ
ータ転送を効率的に行なうことができる。
転送線のうち2本をデータ転送に用い、データ転送して
いる間に残りの1本をプリチャージすることにより、デ
ータ転送を効率的に行なうことができる。
【図1】 本発明の一実施の形態のDRAM1000の
全体構成を示す図である。
全体構成を示す図である。
【図2】 送信選択回路200の回路構成を示す図であ
る。
る。
【図3】 データラッチ回路400を示す図である。
【図4】 ラッチ回路500aおよびbの回路構成を示
す図である。
す図である。
【図5】 受信選択回路800の回路構成を示す図であ
る。
る。
【図6】 増幅回路700の回路構成を示す図である。
【図7】 データラッチ回路410を示す図である。
【図8】 ラッチ回路600の回路構成を示す図であ
る。
る。
【図9】 データ転送回路5の動作を説明するタイミン
グチャートである。
グチャートである。
200 送信選択回路、400,410 データラッチ
回路、700 増幅回路、720 センスアンプ、80
0 受信選択回路、1000 ダイナミックランダムア
クセスメモリ。
回路、700 増幅回路、720 センスアンプ、80
0 受信選択回路、1000 ダイナミックランダムア
クセスメモリ。
Claims (5)
- 【請求項1】 3本のデータ信号線と、 前記3本のデータ信号線のうち伝達するデータに応じた
互いに相補な第1および第2の電位に電位変化をする2
本のデータ信号線を選択し、かつ、非選択のデータ信号
線を前記第1の電位にプリチャージする第1の選択回路
と、 前記3本のデータ信号線のうち、第1の選択回路により
選択された前記2本のデータ信号線を受信側回路に選択
的に、かつ、電気的に接続する第2の選択回路とを備え
る、データ転送回路。 - 【請求項2】 前記第1の選択回路は、 前記3本のデータ信号線のうち所定の2本のデータ信号
線の電位に基いて、前記3本のデータ信号線のうち同電
位の2本のデータ信号線を選択する、請求項1記載のデ
ータ転送回路。 - 【請求項3】 前記第2の選択回路は、 前記3本のデータ信号線のうちいずれか2本のデータ信
号線の電位差を増幅するための増幅回路を含み、 前記増幅回路によって増幅された電位差に基いて、前記
第1の選択回路によって選択された電位が異なる2本の
データ信号線を選択的に、かつ、電気的に前記受信側回
路と接続する、請求項1記載のデータ転送回路。 - 【請求項4】 前記第1の選択回路は、 前記3本のデータ信号線の各に、前記第1の電位および
第3の電位を選択によりいずれか一方を供給するための
電位供給源を含み、 前記第2の電位は、前記第1の電位と第3の電位との間
に設定する、請求項1記載のデータ転送回路。 - 【請求項5】 行列状に配置される複数のメモリセルを
有する、メモリセルアレイと、 前記メモリセルの保持されたデータを出力するための入
出力制御回路と、 3本のデータ信号線と、 前記3本のデータ信号線のうち伝達する前記データに応
じた互いに相補な第1および第2の電位に電位変化をす
る2本のデータ信号線を選択し、かつ、非選択のデータ
信号線を前記第1の電位にプリチャージする第1の選択
回路と、 前記3本のデータ信号線のうち、第1の選択回路により
選択された前記2本のデータ信号線を受信側回路に選択
的に、かつ、電気的に接続する第2の選択回路とを備
え、 前記受信側回路から出力された信号を前記データとして
出力するためのデータバッファ回路とをさらに備える、
半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001131558A JP2002329394A (ja) | 2001-04-27 | 2001-04-27 | データ転送回路および半導体記憶装置 |
US09/985,350 US6493274B2 (en) | 2001-04-27 | 2001-11-02 | Data transfer circuit and semiconductor integrated circuit having the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001131558A JP2002329394A (ja) | 2001-04-27 | 2001-04-27 | データ転送回路および半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002329394A true JP2002329394A (ja) | 2002-11-15 |
Family
ID=18979724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001131558A Withdrawn JP2002329394A (ja) | 2001-04-27 | 2001-04-27 | データ転送回路および半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6493274B2 (ja) |
JP (1) | JP2002329394A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100604947B1 (ko) * | 2005-08-17 | 2006-07-31 | 삼성전자주식회사 | 고속 메모리 장치에 채용되는 이퀄라이저 및 데이터 라인센스앰프의 배치 방법 |
TWI416335B (zh) * | 2009-07-28 | 2013-11-21 | Holtek Semiconductor Inc | 一種積體電路間的資料傳輸方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000132970A (ja) | 1998-10-22 | 2000-05-12 | Mitsubishi Electric Corp | データ転送回路 |
JP2000339968A (ja) | 1999-05-27 | 2000-12-08 | Mitsubishi Electric Corp | データ転送回路 |
-
2001
- 2001-04-27 JP JP2001131558A patent/JP2002329394A/ja not_active Withdrawn
- 2001-11-02 US US09/985,350 patent/US6493274B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20020159299A1 (en) | 2002-10-31 |
US6493274B2 (en) | 2002-12-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |