JPH09180462A - メモリのデータ読み出し回路 - Google Patents
メモリのデータ読み出し回路Info
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- JPH09180462A JPH09180462A JP8333129A JP33312996A JPH09180462A JP H09180462 A JPH09180462 A JP H09180462A JP 8333129 A JP8333129 A JP 8333129A JP 33312996 A JP33312996 A JP 33312996A JP H09180462 A JPH09180462 A JP H09180462A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Abstract
(57)【要約】
【課題】 本発明は、メモリの高集積化の傾向とそれに
よるデータバスローディングにより発生される抵抗及び
コンデンサ成分の遅延効果を減らし、データのアクセス
速度を改善する。 【解決手段】 アドレス組合せにより指定されたセルの
データを増幅させるセンスアンプの出力をデータバス出
力信号ラインに伝達するインバーター部と、インバータ
ー部がターンオンされる以前に所定のレベルにデータバ
ス出力信号ラインの電圧をプリチャージさせるプリチャ
ージ部と、データバス出力信号ラインに発生されたプリ
チャージ電圧を基準電圧とし、その基準電圧とデータバ
ス出力ラインの電圧との差を増幅して出力する増幅部
と、前記増幅部の出力により負荷電位をプルアップ、プ
ルダウンする出力バッファ部とから構成される。
よるデータバスローディングにより発生される抵抗及び
コンデンサ成分の遅延効果を減らし、データのアクセス
速度を改善する。 【解決手段】 アドレス組合せにより指定されたセルの
データを増幅させるセンスアンプの出力をデータバス出
力信号ラインに伝達するインバーター部と、インバータ
ー部がターンオンされる以前に所定のレベルにデータバ
ス出力信号ラインの電圧をプリチャージさせるプリチャ
ージ部と、データバス出力信号ラインに発生されたプリ
チャージ電圧を基準電圧とし、その基準電圧とデータバ
ス出力ラインの電圧との差を増幅して出力する増幅部
と、前記増幅部の出力により負荷電位をプルアップ、プ
ルダウンする出力バッファ部とから構成される。
Description
【０００１】
【発明が属する技術分野】本発明はメモリのデータ読み
出し回路に関するもので、特にメモリの高集積化傾向と
それに伴う抵抗成分及びコンデンサ成分の増加によるメ
モリの読み出し動作モード時の遅延現象を減少させるメ
モリのデータ読み出し回路に関するものである。
出し回路に関するもので、特にメモリの高集積化傾向と
それに伴う抵抗成分及びコンデンサ成分の増加によるメ
モリの読み出し動作モード時の遅延現象を減少させるメ
モリのデータ読み出し回路に関するものである。
【０００２】
【従来の技術】図１は従来のメモリのデータ読み出し回
路の一例を示すブロック図である。センスアンプ（図示
せず）から出力されるデータを制御端子（Ｐ１）の制御
によって反転出力するインバーター部（１００）と、前
記インバーター部（１００）の出力のフィードバックを
受けて制御端子（Ｐ２）の制御によって前記インバータ
ー部（１００）のデータバス出力信号ライン（ＤＯＵＴ
Ｂ）を電源電圧（Ｖｃｃ）の１／２に予めプリチャージ
させるプリチャージ部（１０１）と、及び前記プリチャ
ージ部（１０１）から出力されるデータを増幅させてチ
ップの外部に出力する出力バッファ部（１０２）とから
構成されている。
路の一例を示すブロック図である。センスアンプ（図示
せず）から出力されるデータを制御端子（Ｐ１）の制御
によって反転出力するインバーター部（１００）と、前
記インバーター部（１００）の出力のフィードバックを
受けて制御端子（Ｐ２）の制御によって前記インバータ
ー部（１００）のデータバス出力信号ライン（ＤＯＵＴ
Ｂ）を電源電圧（Ｖｃｃ）の１／２に予めプリチャージ
させるプリチャージ部（１０１）と、及び前記プリチャ
ージ部（１０１）から出力されるデータを増幅させてチ
ップの外部に出力する出力バッファ部（１０２）とから
構成されている。
【０００３】センスアンプはアドレス組合せにより指定
されたセルのデータを増幅させて前記インバーター部
（１００）に出力する。前記インバーター部（１００）
は駆動電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間に直
列に接続されるトランジスタ（１０３、１０５−１０
７）から構成されるが、前記トランジスタ（１０３）の
ゲートには制御端子（Ｐ１）に印加される制御信号がイ
ンバーター（１０４）によって反転されて入力され、ト
ランジスタ（１０５）とトランジスタ（１０６）のゲー
トにはセンスアンプの出力（ＳＯＵＴ）が共通に入力さ
れ、トランジスタ（１０７）のゲートには制御端子（Ｐ
１）に印加される制御信号が入力される。前記トランジ
スタ（１０３、１０５）はＰＭＯＳトランジスタであ
り、トランジスタ（１０６、１０７）はＮＭＯＳトラン
ジスタである。
されたセルのデータを増幅させて前記インバーター部
（１００）に出力する。前記インバーター部（１００）
は駆動電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間に直
列に接続されるトランジスタ（１０３、１０５−１０
７）から構成されるが、前記トランジスタ（１０３）の
ゲートには制御端子（Ｐ１）に印加される制御信号がイ
ンバーター（１０４）によって反転されて入力され、ト
ランジスタ（１０５）とトランジスタ（１０６）のゲー
トにはセンスアンプの出力（ＳＯＵＴ）が共通に入力さ
れ、トランジスタ（１０７）のゲートには制御端子（Ｐ
１）に印加される制御信号が入力される。前記トランジ
スタ（１０３、１０５）はＰＭＯＳトランジスタであ
り、トランジスタ（１０６、１０７）はＮＭＯＳトラン
ジスタである。
【０００４】前記プリチャージ部（１０１）は駆動電圧
（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間に直列に接続さ
れるトランジスタ（１０８、１１０−１１２）から構成
されるが、前記トランジスタ（１０８）のゲートには制
御端子（Ｐ２）に印加される制御信号がインバーター
（１０９）によって反転されて入力され、トランジスタ
（１１０）とトランジスタ（１１１）のゲート及び前記
トランジスタ（１１０）のソースとトランジスタ（１１
１）のドレインとが共通接続されるノードには前記イン
バーター部（１００）の出力がフィードバックされて共
通入力され、トランジスタ（１１２）のゲートには制御
端子（Ｐ２）に印加される制御信号が入力される。前記
トランジスタ（１０８、１１０）はＰＭＯＳトランジス
タであり、トランジスタ（１１１、１１２）はＮＭＯＳ
トランジスタである。
（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間に直列に接続さ
れるトランジスタ（１０８、１１０−１１２）から構成
されるが、前記トランジスタ（１０８）のゲートには制
御端子（Ｐ２）に印加される制御信号がインバーター
（１０９）によって反転されて入力され、トランジスタ
（１１０）とトランジスタ（１１１）のゲート及び前記
トランジスタ（１１０）のソースとトランジスタ（１１
１）のドレインとが共通接続されるノードには前記イン
バーター部（１００）の出力がフィードバックされて共
通入力され、トランジスタ（１１２）のゲートには制御
端子（Ｐ２）に印加される制御信号が入力される。前記
トランジスタ（１０８、１１０）はＰＭＯＳトランジス
タであり、トランジスタ（１１１、１１２）はＮＭＯＳ
トランジスタである。
【０００５】前記出力バッファ部（１０２）は電源電圧
（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間にプルアップト
ランジスタ（１１７）とプルダウントランジスタ（１１
８）とが直列に連結され、プルアップトランジスタ（１
１７）のソースとプルダウントランジスタ（１１８）の
ドレインが共通接続されているノードに出力端子（Ｄ
Ｑ）がコンデンサ（１１９）と並列に連結されている。
前記プルアップトランジスタ（１１７）はＰＭＯＳトラ
ンジスタであり、プルダウントランジスタ（１１８）は
ＮＭＯＳトランジスタである。
（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間にプルアップト
ランジスタ（１１７）とプルダウントランジスタ（１１
８）とが直列に連結され、プルアップトランジスタ（１
１７）のソースとプルダウントランジスタ（１１８）の
ドレインが共通接続されているノードに出力端子（Ｄ
Ｑ）がコンデンサ（１１９）と並列に連結されている。
前記プルアップトランジスタ（１１７）はＰＭＯＳトラ
ンジスタであり、プルダウントランジスタ（１１８）は
ＮＭＯＳトランジスタである。
【０００６】前記プルアップトランジスタ（１１７）の
ゲートには複数のインバーター（１１３、１１４）が直
列に連結され、先行するインバーター（１１３）の入力
端には前記インバーター部（１００）の出力ライン（Ｄ
ＯＵＴＢ）とプリチャージ部（１０１）の出力が共通に
接続されている。又、前記プルダウントランジスタ（１
１８）のゲートにも同様に複数のインバーター（１１
５、１１６）が直列に連結されて、先行するインバータ
ー（１１５）の入力端には前記インバーター部（１０
０）の出力ライン（ＤＯＵＴＢ）とプリチャージ部（１
０１）の出力が共通に接続されている。このとき、前記
インバーター（１１３）はしきい値電圧レベルがプリチ
ャージレベルより低く設計され、インバーター（１１
５）はしきい値電圧レベルがプリチャージレベルより高
く設計されている。
ゲートには複数のインバーター（１１３、１１４）が直
列に連結され、先行するインバーター（１１３）の入力
端には前記インバーター部（１００）の出力ライン（Ｄ
ＯＵＴＢ）とプリチャージ部（１０１）の出力が共通に
接続されている。又、前記プルダウントランジスタ（１
１８）のゲートにも同様に複数のインバーター（１１
５、１１６）が直列に連結されて、先行するインバータ
ー（１１５）の入力端には前記インバーター部（１０
０）の出力ライン（ＤＯＵＴＢ）とプリチャージ部（１
０１）の出力が共通に接続されている。このとき、前記
インバーター（１１３）はしきい値電圧レベルがプリチ
ャージレベルより低く設計され、インバーター（１１
５）はしきい値電圧レベルがプリチャージレベルより高
く設計されている。
【０００７】このように構成された図１において、制御
端子（Ｐ１）に印加される電圧は読み出しモードでセン
スアンプの出力を受けるかどうかを制御する信号であ
り、制御端子（Ｐ２）に印加される電圧は読み出しモー
ドでセンスアンプがセンシングする間インバーター部
（１００）のデータバス出力信号ライン（ＤＯＵＴＢ）
をＶｃｃ／２にプリチャージさせるための制御信号であ
る。すなわち、制御端子（Ｐ２）に印加される電圧は、
前記図２（ｂ）、（ｃ）に示すように、制御端子（Ｐ
１）に印加される電圧がローである区間でハイになって
ノードＡをＶｃｃ／２にプリチャージさせ、プリチャー
ジが終わると制御端子（Ｐ２）の電圧がローになり、制
御端子（Ｐ１）の電圧がハイに変わってセンスアンプの
出力を受け入れる。
端子（Ｐ１）に印加される電圧は読み出しモードでセン
スアンプの出力を受けるかどうかを制御する信号であ
り、制御端子（Ｐ２）に印加される電圧は読み出しモー
ドでセンスアンプがセンシングする間インバーター部
（１００）のデータバス出力信号ライン（ＤＯＵＴＢ）
をＶｃｃ／２にプリチャージさせるための制御信号であ
る。すなわち、制御端子（Ｐ２）に印加される電圧は、
前記図２（ｂ）、（ｃ）に示すように、制御端子（Ｐ
１）に印加される電圧がローである区間でハイになって
ノードＡをＶｃｃ／２にプリチャージさせ、プリチャー
ジが終わると制御端子（Ｐ２）の電圧がローになり、制
御端子（Ｐ１）の電圧がハイに変わってセンスアンプの
出力を受け入れる。
【０００８】読み出し動作は、制御端子（Ｐ１）の電圧
がハイである間に行われるが、説明の都合上、制御端子
（Ｐ１、Ｐ２）に印加される電圧を、図２（ｂ）及び
（ｃ）に示すように、連続されたパルスとして示してい
る。従って、データの読み出しが始まる前、即ち制御端
子（Ｐ１）に印加される電圧はローである。制御端子
（Ｐ２）に印加される電圧がハイになるとノードＡには
プリチャージ部（１０１）によってＶｃｃ／２の電位に
プリチャージ状態になる。
がハイである間に行われるが、説明の都合上、制御端子
（Ｐ１、Ｐ２）に印加される電圧を、図２（ｂ）及び
（ｃ）に示すように、連続されたパルスとして示してい
る。従って、データの読み出しが始まる前、即ち制御端
子（Ｐ１）に印加される電圧はローである。制御端子
（Ｐ２）に印加される電圧がハイになるとノードＡには
プリチャージ部（１０１）によってＶｃｃ／２の電位に
プリチャージ状態になる。
【０００９】即ち、制御端子（Ｐ２）に印加されるハイ
信号に基づいてトランジスタ（１０８）とトランジスタ
（１１２）とはターンオンされ、トランジスタ（１１
０）とトランジスタ（１１１）のゲートとトランジスタ
（１１０）のソースとトランジスタ（１１１）のドレイ
ンが接続されるノードに前記インバーター部（１００）
の出力がフィードバックされるので前記トランジスタ
（１１０、１１１）が抵抗の役割をして前記プリチャー
ジ部（１０１）の出力端子、即ち出力ライン（ＤＯＵＴ
Ｂ）には図２（ｄ）に示すようにＶｃｃ／２の電圧がか
かる。
信号に基づいてトランジスタ（１０８）とトランジスタ
（１１２）とはターンオンされ、トランジスタ（１１
０）とトランジスタ（１１１）のゲートとトランジスタ
（１１０）のソースとトランジスタ（１１１）のドレイ
ンが接続されるノードに前記インバーター部（１００）
の出力がフィードバックされるので前記トランジスタ
（１１０、１１１）が抵抗の役割をして前記プリチャー
ジ部（１０１）の出力端子、即ち出力ライン（ＤＯＵＴ
Ｂ）には図２（ｄ）に示すようにＶｃｃ／２の電圧がか
かる。
【００１０】このＶｃｃ／２にプリチャージされた電位
の入力を受けたインバーター（１１３）は、図２（ｄ）
に示すように、しきい値電圧レベル（Ｖｔｈｃ）がプリ
チャージレベルより低く設計されているのでＶｃｃ／２
の電圧を高電位と認識してローレベルを出力し、インバ
ーター（１１４）はハイレベルとなるのでプルアップト
ランジスタ（１１７）をターンオフさせる。そして、前
記Ｖｃｃ／２にプリチャージされた電位の入力を受けた
インバーター（１１５）は、図２（ｄ）に示したよう
に、しきい値電圧レベル（Ｖｔｈｃ）がプリチャージレ
ベルより高く設計されているのでＶｃｃ／２の電圧を低
電圧と認識してハイレベルを出力し、インバーター（１
１６）をローレベルに反転させてプルダウントランジス
タ（１１８）をターンオフさせる。
の入力を受けたインバーター（１１３）は、図２（ｄ）
に示すように、しきい値電圧レベル（Ｖｔｈｃ）がプリ
チャージレベルより低く設計されているのでＶｃｃ／２
の電圧を高電位と認識してローレベルを出力し、インバ
ーター（１１４）はハイレベルとなるのでプルアップト
ランジスタ（１１７）をターンオフさせる。そして、前
記Ｖｃｃ／２にプリチャージされた電位の入力を受けた
インバーター（１１５）は、図２（ｄ）に示したよう
に、しきい値電圧レベル（Ｖｔｈｃ）がプリチャージレ
ベルより高く設計されているのでＶｃｃ／２の電圧を低
電圧と認識してハイレベルを出力し、インバーター（１
１６）をローレベルに反転させてプルダウントランジス
タ（１１８）をターンオフさせる。
【００１１】即ち、図２（ｅ）に示したように、ＤＮレ
ベルがロー、ＤＰレベルがハイになるのでプルアップト
ランジスタ（１１７）とプルダウントランジスタ（１１
８）はともにターンオフである。このように、プルアッ
プトランジスタ（１１７）とプルダウントランジスタ
（１１８）が全てターンオフであれば出力（ＤＱ）はハ
イインピーダンス状態になる。従って、センスアンプが
データをセンシングする間は制御端子（Ｐ１）の電圧を
ローに維持し、制御端子（Ｐ２）の電圧をハイに維持し
て出力を外部に出さないようにする。
ベルがロー、ＤＰレベルがハイになるのでプルアップト
ランジスタ（１１７）とプルダウントランジスタ（１１
８）はともにターンオフである。このように、プルアッ
プトランジスタ（１１７）とプルダウントランジスタ
（１１８）が全てターンオフであれば出力（ＤＱ）はハ
イインピーダンス状態になる。従って、センスアンプが
データをセンシングする間は制御端子（Ｐ１）の電圧を
ローに維持し、制御端子（Ｐ２）の電圧をハイに維持し
て出力を外部に出さないようにする。
【００１２】一方、図２（ｂ）に示すように、制御端子
（Ｐ１）の電圧がローからハイに、図２（ｃ）に示すよ
うに、制御端子（Ｐ２）の電圧がハイからローに変わ
り、図２（ａ）に示すように、センスアンプの出力（Ｓ
ＯＵＴ）がハイとなると、プリチャージ部（１０１）は
ターンオフされ、インバーター部（１００）のＮＭＯＳ
トランジスタ（１０６、１０７）はターンオンされてプ
リチャージレベル（Ｖｃｃ／２）にあった出力ライン
（ＤＯＵＴＢ）の電圧をさらに引き下げることになる。
（Ｐ１）の電圧がローからハイに、図２（ｃ）に示すよ
うに、制御端子（Ｐ２）の電圧がハイからローに変わ
り、図２（ａ）に示すように、センスアンプの出力（Ｓ
ＯＵＴ）がハイとなると、プリチャージ部（１０１）は
ターンオフされ、インバーター部（１００）のＮＭＯＳ
トランジスタ（１０６、１０７）はターンオンされてプ
リチャージレベル（Ｖｃｃ／２）にあった出力ライン
（ＤＯＵＴＢ）の電圧をさらに引き下げることになる。
【００１３】図２（ｄ）に示すように、出力ライン（Ｄ
ＯＵＴＢ）の電圧が、プリチャージレベル以下に下が
り、かつしきい値電圧レベルがプリチャージレベルより
低く設計されたインバーター（１１３）のしきい値電圧
より低下すると、それが反転して、インバーター（１１
４）によってローに変わり、ＤＰが図２（ｅ）に示すよ
うにローになる。そして、トランジスタ（１１８）に入
力される電圧レベル（ＤＮ）はしきい値電圧レベルが高
く設計されたインバーター（１１５）によって引き続い
てロー状態を維持することになるので、トランジスタ
（１１８）はターンオフを維持している。即ち、ＤＰレ
ベルがハイからローに下がりながらプルアップトランジ
スタ（１１７）をターンオンさせることによって、図２
（ｆ）に示すように、出力ＤＱレベルがローからハイに
上がることになる。制御端子（Ｐ１）の電圧がハイから
ローになってもコンデンサ（１１９）によって出力ＤＱ
レベルは続いてハイ状態を維持する。しかし、制御端子
（Ｐ２）の電圧がローからハイに変わるとプリチャージ
部（１０２）がターンオンされて出力ライン（ＤＯＵＴ
Ｂ）のロー電圧は、図２（ｄ）に示すように、再びプリ
チャージレベル（Ｖｃｃ／２）に引き上げられるので、
（ＤＰ）がハイになる。
ＯＵＴＢ）の電圧が、プリチャージレベル以下に下が
り、かつしきい値電圧レベルがプリチャージレベルより
低く設計されたインバーター（１１３）のしきい値電圧
より低下すると、それが反転して、インバーター（１１
４）によってローに変わり、ＤＰが図２（ｅ）に示すよ
うにローになる。そして、トランジスタ（１１８）に入
力される電圧レベル（ＤＮ）はしきい値電圧レベルが高
く設計されたインバーター（１１５）によって引き続い
てロー状態を維持することになるので、トランジスタ
（１１８）はターンオフを維持している。即ち、ＤＰレ
ベルがハイからローに下がりながらプルアップトランジ
スタ（１１７）をターンオンさせることによって、図２
（ｆ）に示すように、出力ＤＱレベルがローからハイに
上がることになる。制御端子（Ｐ１）の電圧がハイから
ローになってもコンデンサ（１１９）によって出力ＤＱ
レベルは続いてハイ状態を維持する。しかし、制御端子
（Ｐ２）の電圧がローからハイに変わるとプリチャージ
部（１０２）がターンオンされて出力ライン（ＤＯＵＴ
Ｂ）のロー電圧は、図２（ｄ）に示すように、再びプリ
チャージレベル（Ｖｃｃ／２）に引き上げられるので、
（ＤＰ）がハイになる。
【００１４】さらに、制御端子（Ｐ１）の電圧がローか
らハイに、制御端子（Ｐ２）の電圧がハイからローに変
わり、センスアンプの出力（ＳＯＵＴ）がローとなれば
プリチャージ部（１０２）はターンオフされ、インバー
ター部（１００）のＰＭＯＳトランジスタ（１０３、１
０５）はターンオンされて出力ライン（ＤＯＵＴＢ）を
Ｖｃｃレベルに引き上げるので、前記センスアンプの出
力がハイになるときと反対の動作を通じて、プルアップ
トランジスタ（１１７）はターンオフされ、トランジス
タ（１１８）はターンオンされて出力ＤＱレベルがロー
状態になる。即ち、前記図１は前記インバーター部（１
００）から出力されるデータがノードＡにプリチャージ
されたレベルを基準としてハイ或いはローレベルに変換
されるので、基準電位である０ボルト電位からハイ或い
はローに変換される速度よりその分速くなる。
らハイに、制御端子（Ｐ２）の電圧がハイからローに変
わり、センスアンプの出力（ＳＯＵＴ）がローとなれば
プリチャージ部（１０２）はターンオフされ、インバー
ター部（１００）のＰＭＯＳトランジスタ（１０３、１
０５）はターンオンされて出力ライン（ＤＯＵＴＢ）を
Ｖｃｃレベルに引き上げるので、前記センスアンプの出
力がハイになるときと反対の動作を通じて、プルアップ
トランジスタ（１１７）はターンオフされ、トランジス
タ（１１８）はターンオンされて出力ＤＱレベルがロー
状態になる。即ち、前記図１は前記インバーター部（１
００）から出力されるデータがノードＡにプリチャージ
されたレベルを基準としてハイ或いはローレベルに変換
されるので、基準電位である０ボルト電位からハイ或い
はローに変換される速度よりその分速くなる。
【００１５】例えば、前記センスアンプの出力端子（Ｓ
ＯＵＴ）から発生された１ビットの読み出しデータは前
記インバーター部（１００）で反転出力され、反転出力
された１ビットデータはしきい値電圧が互いに異なるよ
うに設計されたインバーター（１１３、１１５）とプリ
チャージレベル（Ｖｃｃ／２）を基準として上下にスウ
ィングする出力形態で現れるので、トランジスタ（１１
７、１１８）のプルアップ、プルダウン時間が速くな
り、前記出力バッファ部（１０２）により増幅及び反転
されて出力ＤＱにそのデータが出力されるのが早くな
る。
ＯＵＴ）から発生された１ビットの読み出しデータは前
記インバーター部（１００）で反転出力され、反転出力
された１ビットデータはしきい値電圧が互いに異なるよ
うに設計されたインバーター（１１３、１１５）とプリ
チャージレベル（Ｖｃｃ／２）を基準として上下にスウ
ィングする出力形態で現れるので、トランジスタ（１１
７、１１８）のプルアップ、プルダウン時間が速くな
り、前記出力バッファ部（１０２）により増幅及び反転
されて出力ＤＱにそのデータが出力されるのが早くな
る。
【００１６】しかし、前記従来のメモリのデータ読み出
し回路は、プリチャージ部を用いたデータ出力時のスピ
ード改善にも係わらず高集積化による抵抗及びコンデン
サ成分の増加によりデータ出力時のデータアクセスタイ
ムが増加するという問題点がある。又、前記従来のメモ
リのデータ読み出し回路はしきい値電圧が互いに異なる
インバーターの設計時に発生する遅延現象によりデータ
アクセスタイムが増加するという問題点がある。即ち、
しきい値電圧が互いに異なるインバーターの設計時に工
程変化によるしきい値電圧の変化を顧慮して充分なマー
ジンを確保すべきのため生ずるインバーターの特性によ
り遅延が発生し、アクセスタイムが増加することにな
る。
し回路は、プリチャージ部を用いたデータ出力時のスピ
ード改善にも係わらず高集積化による抵抗及びコンデン
サ成分の増加によりデータ出力時のデータアクセスタイ
ムが増加するという問題点がある。又、前記従来のメモ
リのデータ読み出し回路はしきい値電圧が互いに異なる
インバーターの設計時に発生する遅延現象によりデータ
アクセスタイムが増加するという問題点がある。即ち、
しきい値電圧が互いに異なるインバーターの設計時に工
程変化によるしきい値電圧の変化を顧慮して充分なマー
ジンを確保すべきのため生ずるインバーターの特性によ
り遅延が発生し、アクセスタイムが増加することにな
る。
【００１７】
【発明が解決しようとする課題】本発明は前記のような
問題点を解決することを目的としてなされたもので、基
準電圧とセンスアンプの出力電圧レベルの差を感知して
速く出力するカレントミラー型差動増幅器を使用して遅
延を減少させて速度を改善したメモリのデータ読み出し
回路を提供しようとするものである。
問題点を解決することを目的としてなされたもので、基
準電圧とセンスアンプの出力電圧レベルの差を感知して
速く出力するカレントミラー型差動増幅器を使用して遅
延を減少させて速度を改善したメモリのデータ読み出し
回路を提供しようとするものである。
【００１８】
【課題を解決するための手段】前記のような目的を達す
るための本発明によるメモリのデータ読み出し回路の特
徴は、アドレス組合せにより指定されたセルのデータを
増幅させるセンスアンプの出力を制御信号に基づいてデ
ータバス出力信号ラインに伝達するインバーター部と、
前記インバーター部がターンオンする前に予め決められ
たレベルにデータバス出力信号ラインの電圧をプリチャ
ージさせるプリチャージ部とを含むメモリのデータ読み
出し回路であって、前記データバス出力信号ラインに発
生されたプリチャージ電圧を基準電圧として、その基準
電圧とデータバス出力信号ラインの電圧との差を増幅し
て出力する増幅手段と、その増幅手段の出力によりハイ
或いはロー信号を発生させる変換手段と、その変換手段
の出力により負荷電位をプルアップ或いはプルダウンす
る出力バッファ手段とを有することを特徴とするもので
ある。
るための本発明によるメモリのデータ読み出し回路の特
徴は、アドレス組合せにより指定されたセルのデータを
増幅させるセンスアンプの出力を制御信号に基づいてデ
ータバス出力信号ラインに伝達するインバーター部と、
前記インバーター部がターンオンする前に予め決められ
たレベルにデータバス出力信号ラインの電圧をプリチャ
ージさせるプリチャージ部とを含むメモリのデータ読み
出し回路であって、前記データバス出力信号ラインに発
生されたプリチャージ電圧を基準電圧として、その基準
電圧とデータバス出力信号ラインの電圧との差を増幅し
て出力する増幅手段と、その増幅手段の出力によりハイ
或いはロー信号を発生させる変換手段と、その変換手段
の出力により負荷電位をプルアップ或いはプルダウンす
る出力バッファ手段とを有することを特徴とするもので
ある。
【００１９】本発明の他の特徴はアドレス組合せにより
指定されたセルのデータを増幅させるセンスアンプを含
むメモリのデータ読み出し回路において、第１制御信号
の制御により前記センスアンプの出力をデータバス出力
信号ラインに反転出力するインバーター手段と、第２制
御信号の制御により前記データバス出力信号ラインの電
圧を予め決められたレベルにプリチャージさせるプリチ
ャージ手段と、第３制御信号の制御により前記データバ
ス出力信号ラインに発生されたプリチャージ電圧を基準
電圧として、その入力を受けて前記データバス出力信号
ラインの電圧と比較してその差によるロジック信号を増
幅して出力する増幅手段と、前記増幅手段の出力により
ハイ或いはロー信号を発生させて負荷電位をプルアップ
或いはプルダウンする出力バッファ手段とを有する点に
ある。
指定されたセルのデータを増幅させるセンスアンプを含
むメモリのデータ読み出し回路において、第１制御信号
の制御により前記センスアンプの出力をデータバス出力
信号ラインに反転出力するインバーター手段と、第２制
御信号の制御により前記データバス出力信号ラインの電
圧を予め決められたレベルにプリチャージさせるプリチ
ャージ手段と、第３制御信号の制御により前記データバ
ス出力信号ラインに発生されたプリチャージ電圧を基準
電圧として、その入力を受けて前記データバス出力信号
ラインの電圧と比較してその差によるロジック信号を増
幅して出力する増幅手段と、前記増幅手段の出力により
ハイ或いはロー信号を発生させて負荷電位をプルアップ
或いはプルダウンする出力バッファ手段とを有する点に
ある。
【００２０】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付図面を参照して詳細に説明する。図３は本発明
によるメモリのデータ読み出し回路の実施の形態を示す
回路図である。図３を注意してみると、センスアンプ
（図示せず）から出力されるデータを制御端子（Ｐ１）
の制御により反転出力するインバーター部（１００）
と、前記インバーター部（１００）の出力のフィードバ
ックを受け、制御端子（Ｐ２）の制御により前記インバ
ーター部（１００）の出力ライン（ＤＯＵＴＢ）を電源
電圧（Ｖｃｃ）の１／２に予めプリチャージさせるプリ
チャージ部（１０１）は従来のものと格別異ならない。
さらに、基準電圧とインバーター部（１００）の出力電
圧レベルの差を感知して速く出力を出す増幅部（２０
１）を備え、かつその増幅部（２０１）から出力される
データを増幅させてチップの外部に出力する出力バッフ
ァ部（２２１）とを有している。
態を添付図面を参照して詳細に説明する。図３は本発明
によるメモリのデータ読み出し回路の実施の形態を示す
回路図である。図３を注意してみると、センスアンプ
（図示せず）から出力されるデータを制御端子（Ｐ１）
の制御により反転出力するインバーター部（１００）
と、前記インバーター部（１００）の出力のフィードバ
ックを受け、制御端子（Ｐ２）の制御により前記インバ
ーター部（１００）の出力ライン（ＤＯＵＴＢ）を電源
電圧（Ｖｃｃ）の１／２に予めプリチャージさせるプリ
チャージ部（１０１）は従来のものと格別異ならない。
さらに、基準電圧とインバーター部（１００）の出力電
圧レベルの差を感知して速く出力を出す増幅部（２０
１）を備え、かつその増幅部（２０１）から出力される
データを増幅させてチップの外部に出力する出力バッフ
ァ部（２２１）とを有している。
【００２１】前記インバーター部（１００）は前記図１
と同様に駆動電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）との
間に直列に接続されるトランジスタ（１０３、１０５ー
１０７）から構成されるが、前記トランジスタ（１０
３）のゲートには制御端子（Ｐ１）に印加される制御信
号がインバーター（１０４）により反転されて入力さ
れ、トランジスタ（１０５）とトランジスタ（１０６）
のゲートにはセンスアンプの出力（ＳＯＵＴ）が共通入
力され、トランジスタ（１０７）のゲートには制御端子
（Ｐ１）に印加される制御信号が入力される。
と同様に駆動電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）との
間に直列に接続されるトランジスタ（１０３、１０５ー
１０７）から構成されるが、前記トランジスタ（１０
３）のゲートには制御端子（Ｐ１）に印加される制御信
号がインバーター（１０４）により反転されて入力さ
れ、トランジスタ（１０５）とトランジスタ（１０６）
のゲートにはセンスアンプの出力（ＳＯＵＴ）が共通入
力され、トランジスタ（１０７）のゲートには制御端子
（Ｐ１）に印加される制御信号が入力される。
【００２２】前記プリチャージ部（１０１）も前記図１
と構成が同様であるので同一素子に同一符号を使用し、
構成説明を省略する。
と構成が同様であるので同一素子に同一符号を使用し、
構成説明を省略する。
【００２３】前記増幅部（２０１）は前記プリチャージ
部（１０１）によって後述のように得られる基準電圧
(Ｖｒｅｆ）と前記インバーター部（１００）の出力電
圧を比較してその比較値によりターンオン／ターンオフ
される第１増幅部（２１７）と、前記プリチャージ部
（１０１）により発生された基準電圧（Ｖｒｅｆ）と前
記インバーター部（１００）の出力電圧とを比較してそ
の比較値によりターンオン／ターンオフされる第２増幅
部（２１８）と、及び前記プリチャージ部（１０１）に
よりプリチャージされた電圧を基準電圧として発生させ
る基準電圧発生部（２１９）とから構成される。
部（１０１）によって後述のように得られる基準電圧
(Ｖｒｅｆ）と前記インバーター部（１００）の出力電
圧を比較してその比較値によりターンオン／ターンオフ
される第１増幅部（２１７）と、前記プリチャージ部
（１０１）により発生された基準電圧（Ｖｒｅｆ）と前
記インバーター部（１００）の出力電圧とを比較してそ
の比較値によりターンオン／ターンオフされる第２増幅
部（２１８）と、及び前記プリチャージ部（１０１）に
よりプリチャージされた電圧を基準電圧として発生させ
る基準電圧発生部（２１９）とから構成される。
【００２４】前記第１増幅部（２１７）と第２増幅部
（２１８）は同様な構成のカレントミラー型差動増幅器
である。即ち、前記第１増幅部（２１７）はゲートとソ
ースが共通接続され、ドレインが電源電圧（Ｖｃｃ）と
接続されるＰＭＯＳトランジスタ（２０２）と、ゲート
が前記トランジスタ（２０２）のゲートと共通接続され
ドレインが電源電圧（Ｖｃｃ）と接続されるＰＭＯＳト
ランジスタ（２０３）と、ドレインが前記トランジスタ
（２０２）のソースと共通接続され、前記インバーター
部（１００）とプリチャージ部（１０１）の共通出力ラ
イン（ＤＯＵＴＢ）の電圧をゲートに受けるＮＭＯＳト
ランジスタ（２０４）と、ドレインが前記トランジスタ
（２０３）のソースと共通接続され、基準電圧（Ｖｒｅ
ｆ）をゲートに入力として受けるＮＭＯＳトランジスタ
（２０５）と、及び前記トランジスタ（２０４、２０
５）のソースが共通接続されるノードにドレインが接続
されて制御端子（Ｐ３）に印加される電圧により駆動さ
れるＮＭＯＳトランジスタ（２０６）とから構成され
る。前記トランジスタ（２０３）のソースとトランジス
タ（２０５）のドレインが共通接続されるノードに出力
バッファ部（２２１）が連結される。
（２１８）は同様な構成のカレントミラー型差動増幅器
である。即ち、前記第１増幅部（２１７）はゲートとソ
ースが共通接続され、ドレインが電源電圧（Ｖｃｃ）と
接続されるＰＭＯＳトランジスタ（２０２）と、ゲート
が前記トランジスタ（２０２）のゲートと共通接続され
ドレインが電源電圧（Ｖｃｃ）と接続されるＰＭＯＳト
ランジスタ（２０３）と、ドレインが前記トランジスタ
（２０２）のソースと共通接続され、前記インバーター
部（１００）とプリチャージ部（１０１）の共通出力ラ
イン（ＤＯＵＴＢ）の電圧をゲートに受けるＮＭＯＳト
ランジスタ（２０４）と、ドレインが前記トランジスタ
（２０３）のソースと共通接続され、基準電圧（Ｖｒｅ
ｆ）をゲートに入力として受けるＮＭＯＳトランジスタ
（２０５）と、及び前記トランジスタ（２０４、２０
５）のソースが共通接続されるノードにドレインが接続
されて制御端子（Ｐ３）に印加される電圧により駆動さ
れるＮＭＯＳトランジスタ（２０６）とから構成され
る。前記トランジスタ（２０３）のソースとトランジス
タ（２０５）のドレインが共通接続されるノードに出力
バッファ部（２２１）が連結される。
【００２５】前記第２増幅部（２１８）はゲートとソー
スとが共通接続され、ドレインが電源電圧（Ｖｃｃ）と
接続されるＰＭＯＳトランジスタ（２１１）と、ゲート
が前記トランジスタ（２１１）のゲートと共通接続さ
れ、ドレインが電源電圧（Ｖｃｃ）と接続されるＰＭＯ
Ｓトランジスタ（２１２）と、ドレインが前記トランジ
スタ（２１１）のソースと共通接続され、基準電圧（Ｖ
ｒｅｆ）をゲートに入力として受けるＮＭＯＳトランジ
スタ（２１３）と、ドレインが前記トランジスタ（２１
２）のソースと共通接続され、前記インバーター部（１
００）とプリチャージ部（１０１）との共通出力ライン
（ＤＯＵＴＢ）の電圧をゲートに入力として受けるＮＭ
ＯＳトランジスタ（２１４）と、及び前記トランジスタ
（２１３、２１４）のソースが共通接続されるノードに
ドレインが接続されて制御端子（Ｐ３）に印加される電
圧により駆動されるＮＭＯＳトランジスタ（２１５）と
から構成される。
スとが共通接続され、ドレインが電源電圧（Ｖｃｃ）と
接続されるＰＭＯＳトランジスタ（２１１）と、ゲート
が前記トランジスタ（２１１）のゲートと共通接続さ
れ、ドレインが電源電圧（Ｖｃｃ）と接続されるＰＭＯ
Ｓトランジスタ（２１２）と、ドレインが前記トランジ
スタ（２１１）のソースと共通接続され、基準電圧（Ｖ
ｒｅｆ）をゲートに入力として受けるＮＭＯＳトランジ
スタ（２１３）と、ドレインが前記トランジスタ（２１
２）のソースと共通接続され、前記インバーター部（１
００）とプリチャージ部（１０１）との共通出力ライン
（ＤＯＵＴＢ）の電圧をゲートに入力として受けるＮＭ
ＯＳトランジスタ（２１４）と、及び前記トランジスタ
（２１３、２１４）のソースが共通接続されるノードに
ドレインが接続されて制御端子（Ｐ３）に印加される電
圧により駆動されるＮＭＯＳトランジスタ（２１５）と
から構成される。
【００２６】前記基準電圧発生部（２１９）は、前記イ
ンバーター部（１００）とプリチャージ部（１０１）と
の共通出力ライン（ＤＯＵＴＢ）と、第１、第２増幅部
（２１７、２１８）のトランジスタ（２０５、２１３）
のゲートとの間に連結されて制御端子（Ｐ３）に印加さ
れる電圧により駆動される伝送ゲート（２０８）を有し
ている。また、基準電圧を保持するコンデンサ２１０も
設けられている。
ンバーター部（１００）とプリチャージ部（１０１）と
の共通出力ライン（ＤＯＵＴＢ）と、第１、第２増幅部
（２１７、２１８）のトランジスタ（２０５、２１３）
のゲートとの間に連結されて制御端子（Ｐ３）に印加さ
れる電圧により駆動される伝送ゲート（２０８）を有し
ている。また、基準電圧を保持するコンデンサ２１０も
設けられている。
【００２７】さらに、本実施形態は、読み出しモードで
センスアンプがセンシングし、プリチャージ部（１０
１）によりインバーター部（１００）の出力ライン（Ｄ
ＯＵＴＢ）をＶｃｃ／２にプリチャージさせる間にデー
タの出力を防止するために出力バッファ部（２２１）を
ハイインピーダンス状態にするＰＭＯＳトランジスタ
（２０７、２２６）を備えている。前記ＰＭＯＳトラン
ジスタ（２０７）はゲートに制御端子（Ｐ３）が接続さ
れ、ドレインに電源電圧（Ｖｃｃ）が接続され、ソース
に前記第１増幅部（２１７）の出力端子と共通に出力バ
ッファ部（２２１）の入力ライン（ＤＢＳ）が接続され
る。前記ＰＭＯＳトランジスタ（２２６）はゲートに制
御端子（Ｐ３）が接続され、ドレインに電源電圧（Ｖｃ
ｃ）が接続され、ソースに前記第２増幅部（２１８）の
出力端子と共通に出力バッファ部（２２１）の入力ライ
ン（ＤＳ）が接続される。
センスアンプがセンシングし、プリチャージ部（１０
１）によりインバーター部（１００）の出力ライン（Ｄ
ＯＵＴＢ）をＶｃｃ／２にプリチャージさせる間にデー
タの出力を防止するために出力バッファ部（２２１）を
ハイインピーダンス状態にするＰＭＯＳトランジスタ
（２０７、２２６）を備えている。前記ＰＭＯＳトラン
ジスタ（２０７）はゲートに制御端子（Ｐ３）が接続さ
れ、ドレインに電源電圧（Ｖｃｃ）が接続され、ソース
に前記第１増幅部（２１７）の出力端子と共通に出力バ
ッファ部（２２１）の入力ライン（ＤＢＳ）が接続され
る。前記ＰＭＯＳトランジスタ（２２６）はゲートに制
御端子（Ｐ３）が接続され、ドレインに電源電圧（Ｖｃ
ｃ）が接続され、ソースに前記第２増幅部（２１８）の
出力端子と共通に出力バッファ部（２２１）の入力ライ
ン（ＤＳ）が接続される。
【００２８】前記出力バッファ部（２２１）は供給電圧
（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間にプルアップト
ランジスタ（２２３）とプルダウントランジスタ（２２
５）が直列に連結され、プルアップトランジスタ（２２
３）のソースとプルダウントランジスタ（２２５）のド
レインとが共通接続されるノードに出力端子（ＤＱ）が
コンデンサ（ＣＬ）と並列に連結される。前記プルアッ
プトランジスタ（２２３）はＰＭＯＳトランジスタであ
り、プルダウントランジスタ（２２５）はＮＭＯＳトラ
ンジスタである。プルアップトランジスタ（２２３）の
ゲートには入力電圧（ＤＳＢ）を増幅させて出力する複
数のインバーター（２０９、２２２）が直列に連結さ
れ、プルダウントランジスタ（２２５）のゲートには入
力電圧（ＤＳ）を反転出力するインバーター（２２４）
が連結される。
（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間にプルアップト
ランジスタ（２２３）とプルダウントランジスタ（２２
５）が直列に連結され、プルアップトランジスタ（２２
３）のソースとプルダウントランジスタ（２２５）のド
レインとが共通接続されるノードに出力端子（ＤＱ）が
コンデンサ（ＣＬ）と並列に連結される。前記プルアッ
プトランジスタ（２２３）はＰＭＯＳトランジスタであ
り、プルダウントランジスタ（２２５）はＮＭＯＳトラ
ンジスタである。プルアップトランジスタ（２２３）の
ゲートには入力電圧（ＤＳＢ）を増幅させて出力する複
数のインバーター（２０９、２２２）が直列に連結さ
れ、プルダウントランジスタ（２２５）のゲートには入
力電圧（ＤＳ）を反転出力するインバーター（２２４）
が連結される。
【００２９】このように構成された本発明において制御
端子（Ｐ１）に印加される電圧は読み出しモードでセン
スアンプの出力を受けるかどうかを制御する信号であ
り、制御端子（Ｐ２）に印加される電圧は読み出しモー
ドでセンスアンプがセンシングする間インバーター部
（１００）の出力ライン（ＤＯＵＴＢ）をＶｃｃ／２に
プリチャージさせるための制御信号であり、制御端子
（Ｐ３）に印加される電圧は基準電圧の発生及び出力バ
ッファ部（２２１）へのデータ出力を制御する制御信号
である。
端子（Ｐ１）に印加される電圧は読み出しモードでセン
スアンプの出力を受けるかどうかを制御する信号であ
り、制御端子（Ｐ２）に印加される電圧は読み出しモー
ドでセンスアンプがセンシングする間インバーター部
（１００）の出力ライン（ＤＯＵＴＢ）をＶｃｃ／２に
プリチャージさせるための制御信号であり、制御端子
（Ｐ３）に印加される電圧は基準電圧の発生及び出力バ
ッファ部（２２１）へのデータ出力を制御する制御信号
である。
【００３０】即ち、制御端子（Ｐ２）に印加される電圧
は、前記図４（ｂ）、（ｃ）に示すように、制御端子
（Ｐ１）に印加される電圧がローである区間でハイにな
ってノードＡをＶｃｃ／２にプリチャージさせて、プリ
チャージが終わると制御端子（Ｐ２）の電圧がローに変
わる。プリチャージされている間、制御端子（Ｐ１）の
電圧がハイに変わってセンスアンプの出力を受け入れ
る。一方、制御端子（Ｐ３）に印加される電圧は、図４
（ｄ）に示すように、制御端子（Ｐ２）に印加される電
圧がローからハイに変わるときよりわずか前にハイから
ローに変わり、制御端子（Ｐ２）に印加される電圧がハ
イからローに変わるときほぼ同時にローからハイに変わ
る。
は、前記図４（ｂ）、（ｃ）に示すように、制御端子
（Ｐ１）に印加される電圧がローである区間でハイにな
ってノードＡをＶｃｃ／２にプリチャージさせて、プリ
チャージが終わると制御端子（Ｐ２）の電圧がローに変
わる。プリチャージされている間、制御端子（Ｐ１）の
電圧がハイに変わってセンスアンプの出力を受け入れ
る。一方、制御端子（Ｐ３）に印加される電圧は、図４
（ｄ）に示すように、制御端子（Ｐ２）に印加される電
圧がローからハイに変わるときよりわずか前にハイから
ローに変わり、制御端子（Ｐ２）に印加される電圧がハ
イからローに変わるときほぼ同時にローからハイに変わ
る。
【００３１】ここで、制御端子（Ｐ３）の電圧が制御端
子（Ｐ２）の電圧より先に変わるのはデータのマッチン
グのためである。又、説明の便宜のため、制御端子（Ｐ
１、Ｐ２、Ｐ３）に印加される電圧を、図４（ｂ）乃至
（ｄ）に示すように、連続されたパルスで示している。
従って、データの読み出しが始まる前に、即ち、制御端
子（Ｐ１）の電圧がローであるとき、制御端子（Ｐ２）
の電圧がハイ、制御端子（Ｐ３）の電圧がローになれば
ノードＡにはプリチャージ部（１０１）によってＶｃｃ
／２の電位にプリチャージ状態になる。
子（Ｐ２）の電圧より先に変わるのはデータのマッチン
グのためである。又、説明の便宜のため、制御端子（Ｐ
１、Ｐ２、Ｐ３）に印加される電圧を、図４（ｂ）乃至
（ｄ）に示すように、連続されたパルスで示している。
従って、データの読み出しが始まる前に、即ち、制御端
子（Ｐ１）の電圧がローであるとき、制御端子（Ｐ２）
の電圧がハイ、制御端子（Ｐ３）の電圧がローになれば
ノードＡにはプリチャージ部（１０１）によってＶｃｃ
／２の電位にプリチャージ状態になる。
【００３２】即ち、制御端子（Ｐ２）に加えられるハイ
信号によってトランジスタ（１０８）とトランジスタ
（１１２）はターンオンされ、トランジスタ（１１０）
とトランジスタ（１１１）のゲートとトランジスタ（１
１０）のソースとトランジスタ（１１１）のドレインと
が共通接続されるノードに前記インバーター部（１０
０）の出力がフィードバックされているので、前記トラ
ンジスタ（１１０、１１１）が抵抗役割をして前記プリ
チャージ部（１０１）の出力端子、即ち、出力ライン
（ＤＯＵＴＢ）は、図４（ｅ）に示すように、Ｖｃｃ／
２の電圧となる。
信号によってトランジスタ（１０８）とトランジスタ
（１１２）はターンオンされ、トランジスタ（１１０）
とトランジスタ（１１１）のゲートとトランジスタ（１
１０）のソースとトランジスタ（１１１）のドレインと
が共通接続されるノードに前記インバーター部（１０
０）の出力がフィードバックされているので、前記トラ
ンジスタ（１１０、１１１）が抵抗役割をして前記プリ
チャージ部（１０１）の出力端子、即ち、出力ライン
（ＤＯＵＴＢ）は、図４（ｅ）に示すように、Ｖｃｃ／
２の電圧となる。
【００３３】このとき、伝送ゲート（２０８）は制御端
子（Ｐ３）に加えられるロー信号に基づいて導通されて
プリチャージ部（１０１）によりＶｃｃ／２にプリチャ
ージされた出力電圧（ＤＯＵＴＢ）とＸノードの電圧レ
ベルとが等しくなる。そしてそれがコンデンサＶＳＳに
充電される。又、前記制御端子（Ｐ３）に印加されるロ
ー電圧によりトランジスタ（２０６、２１５）がターン
オフされるので、第１、第２増幅部（２１７、２１８）
はオープン状態にあり、トランジスタ（２０７、２２
６）はターンオンされてＤＳＢとＤＳレベルをＶｃｃレ
ベルとする。従って、前記ＤＳＢラインに発生されたハ
イ信号は複数のインバーター（２０９、２２２）を介し
てプルアップトランジスタ（２２３）をターンオフさ
せ、ＤＳラインに発生されたハイ信号はインバーター
（２２４）を介してプルダウントランジスタ（２２５）
をターンオフさせる。
子（Ｐ３）に加えられるロー信号に基づいて導通されて
プリチャージ部（１０１）によりＶｃｃ／２にプリチャ
ージされた出力電圧（ＤＯＵＴＢ）とＸノードの電圧レ
ベルとが等しくなる。そしてそれがコンデンサＶＳＳに
充電される。又、前記制御端子（Ｐ３）に印加されるロ
ー電圧によりトランジスタ（２０６、２１５）がターン
オフされるので、第１、第２増幅部（２１７、２１８）
はオープン状態にあり、トランジスタ（２０７、２２
６）はターンオンされてＤＳＢとＤＳレベルをＶｃｃレ
ベルとする。従って、前記ＤＳＢラインに発生されたハ
イ信号は複数のインバーター（２０９、２２２）を介し
てプルアップトランジスタ（２２３）をターンオフさ
せ、ＤＳラインに発生されたハイ信号はインバーター
（２２４）を介してプルダウントランジスタ（２２５）
をターンオフさせる。
【００３４】即ち、図４（ｆ）に示すように、ＤＮレベ
ルがロー、ＤＰレベルがハイになってプルアップトラン
ジスタ（２２３）とプルダウントランジスタ（２２５）
をターンオフさせる。プルアップトランジスタ（２２
３）とプルダウントランジスタ（２２５）とがターンオ
フであると出力（ＤＱ）はハイインピーダンス状態にな
る。従って、センスアンプがデータをセンシングしてい
る間は制御端子（Ｐ１、Ｐ３）の電圧をローに維持し、
制御端子（Ｐ２）の電圧をハイに維持して出力を外部に
出さなくなる。
ルがロー、ＤＰレベルがハイになってプルアップトラン
ジスタ（２２３）とプルダウントランジスタ（２２５）
をターンオフさせる。プルアップトランジスタ（２２
３）とプルダウントランジスタ（２２５）とがターンオ
フであると出力（ＤＱ）はハイインピーダンス状態にな
る。従って、センスアンプがデータをセンシングしてい
る間は制御端子（Ｐ１、Ｐ３）の電圧をローに維持し、
制御端子（Ｐ２）の電圧をハイに維持して出力を外部に
出さなくなる。
【００３５】一方、センスアンプの出力（ＳＯＵＴ）が
図４（ａ）に示すようにローからハイに、制御端子（Ｐ
１）の電圧が第図４（ｂ）に示すようにローからハイ
に、制御端子（Ｐ２）の電圧が図４（ｃ）に示すように
ハイからローに、制御端子（Ｐ３）の電圧が図４（ｄ）
に示すようにローからハイに変わるとプリチャージ部
（１０１）はターンオフされ、インバーター部（１０
０）のＮＭＯＳトランジスタ（１０６、１０７）はター
ンオンされてプリチャージ電圧レベル（例えば、Ｖｃｃ
／２）にあった出力ライン（ＤＯＵＴＢ）の電圧を図４
（ｅ）に示すようにプリチャージ電圧レベルより引き下
げることになる。この際、伝送ゲート（２０８）は制御
端子（Ｐ３）のハイ信号によりオフされるのでＸノード
のプリチャージレベルが第１、第２増幅部（２１７、２
１８）の基準電圧（Ｖｒｅｆ）になる。
図４（ａ）に示すようにローからハイに、制御端子（Ｐ
１）の電圧が第図４（ｂ）に示すようにローからハイ
に、制御端子（Ｐ２）の電圧が図４（ｃ）に示すように
ハイからローに、制御端子（Ｐ３）の電圧が図４（ｄ）
に示すようにローからハイに変わるとプリチャージ部
（１０１）はターンオフされ、インバーター部（１０
０）のＮＭＯＳトランジスタ（１０６、１０７）はター
ンオンされてプリチャージ電圧レベル（例えば、Ｖｃｃ
／２）にあった出力ライン（ＤＯＵＴＢ）の電圧を図４
（ｅ）に示すようにプリチャージ電圧レベルより引き下
げることになる。この際、伝送ゲート（２０８）は制御
端子（Ｐ３）のハイ信号によりオフされるのでＸノード
のプリチャージレベルが第１、第２増幅部（２１７、２
１８）の基準電圧（Ｖｒｅｆ）になる。
【００３６】又、制御端子（Ｐ３）のハイ信号に基づい
て第１、第２増幅部（２１７、２１８）のトランジスタ
（２０６、２１５）はターンオンされて第１、第２増幅
部（２１７、２１８）をアクティブ状態にする。トラン
ジスタ（２０７、２２６）はターンオフされて出力バッ
ファ部（２２１）に影響がおよばなくなる。この際、第
１増幅部（２１７）はロー信号を出力し、第２増幅部
（２１８）はハイ信号を出力バッファ部（２２１）に出
力する。
て第１、第２増幅部（２１７、２１８）のトランジスタ
（２０６、２１５）はターンオンされて第１、第２増幅
部（２１７、２１８）をアクティブ状態にする。トラン
ジスタ（２０７、２２６）はターンオフされて出力バッ
ファ部（２２１）に影響がおよばなくなる。この際、第
１増幅部（２１７）はロー信号を出力し、第２増幅部
（２１８）はハイ信号を出力バッファ部（２２１）に出
力する。
【００３７】即ち、第１増幅部（２１７）はトランジス
タ（２０４）のゲートに加えられるインバーター部（１
００）の出力電圧（ＤＯＵＴＢ）がトランジスタ（２０
５）のゲートに印加される基準電圧（Ｖｒｅｆ）より小
さくなるので、その差によりトランジスタ（２０４）は
ターンオフし、トランジスタ（２０５）がターンオンす
る。前記トランジスタ（２０５）がターンオンされると
カレントミラー型差動増幅器の動作により電源電圧（Ｖ
ｃｃ）がトランジスタ（２０３、２０５、２０６）を介
してグラウンドにバイパスされるので出力バッファ部
（２２１）のインバーター（２０９）の入力端（ＤＳ
Ｂ）にロー信号が入力される。前記ロー信号は直列連結
されたインバーター（２０９、２２２）を介してプルア
ップトランジスタ（２２３）の入力レベル（ＤＰ）を、
図４（ｆ）に示すように、素早くローにし、トランジス
タ（２２３）をターンオンする。
タ（２０４）のゲートに加えられるインバーター部（１
００）の出力電圧（ＤＯＵＴＢ）がトランジスタ（２０
５）のゲートに印加される基準電圧（Ｖｒｅｆ）より小
さくなるので、その差によりトランジスタ（２０４）は
ターンオフし、トランジスタ（２０５）がターンオンす
る。前記トランジスタ（２０５）がターンオンされると
カレントミラー型差動増幅器の動作により電源電圧（Ｖ
ｃｃ）がトランジスタ（２０３、２０５、２０６）を介
してグラウンドにバイパスされるので出力バッファ部
（２２１）のインバーター（２０９）の入力端（ＤＳ
Ｂ）にロー信号が入力される。前記ロー信号は直列連結
されたインバーター（２０９、２２２）を介してプルア
ップトランジスタ（２２３）の入力レベル（ＤＰ）を、
図４（ｆ）に示すように、素早くローにし、トランジス
タ（２２３）をターンオンする。
【００３８】又、第２増幅部（２１８）はトランジスタ
（２１４）に加えられるインバーター部（１００）の出
力電圧（ＤＯＵＴＢ）がトランジスタ（２１３）に印加
される基準電圧（Ｖｒｅｆ）より小さいので、その差に
よりトランジスタ（２１４）はターンオフされ、トラン
ジスタ（２１３）がターンオンされる。前記トランジス
タ（２１３）がターンオンされるとカレントミラー型差
動増幅器の動作により電源電圧（Ｖｃｃ）がトランジス
タ（２１１、２１３、２１５）を介してグラウンドにバ
イパスされる。したがって、トランジスタ（２１２）の
ソースとトランジスタ（２１４）のドレインとが共通接
続されるノードはハイとなり、それが出力バッファ部
（２２１）のインバーター（２２４）の入力端（ＤＳ）
に入力される。前記ハイ信号はインバーター（２２４）
によりローに反転されてプルダウントランジスタ（２２
５）の入力レベル（ＤＮ）を、図４（ｆ）に示すよう
に、引き続いてロー状態に維持するので、トランジスタ
（２２５）はターンオフを維持する。即ち、ＤＰレベル
がハイからローに下がるときプルアップトランジスタ
（２２３）がターンオンされる。この間、出力ＤＱはハ
イインピーダンス状態から動作状態となり、出力端のプ
ルアップトランジスタ（２２３）のターンオンで図４
（ｇ）に示すように出力ＤＱのレベルがローからハイに
上がることになる。
（２１４）に加えられるインバーター部（１００）の出
力電圧（ＤＯＵＴＢ）がトランジスタ（２１３）に印加
される基準電圧（Ｖｒｅｆ）より小さいので、その差に
よりトランジスタ（２１４）はターンオフされ、トラン
ジスタ（２１３）がターンオンされる。前記トランジス
タ（２１３）がターンオンされるとカレントミラー型差
動増幅器の動作により電源電圧（Ｖｃｃ）がトランジス
タ（２１１、２１３、２１５）を介してグラウンドにバ
イパスされる。したがって、トランジスタ（２１２）の
ソースとトランジスタ（２１４）のドレインとが共通接
続されるノードはハイとなり、それが出力バッファ部
（２２１）のインバーター（２２４）の入力端（ＤＳ）
に入力される。前記ハイ信号はインバーター（２２４）
によりローに反転されてプルダウントランジスタ（２２
５）の入力レベル（ＤＮ）を、図４（ｆ）に示すよう
に、引き続いてロー状態に維持するので、トランジスタ
（２２５）はターンオフを維持する。即ち、ＤＰレベル
がハイからローに下がるときプルアップトランジスタ
（２２３）がターンオンされる。この間、出力ＤＱはハ
イインピーダンス状態から動作状態となり、出力端のプ
ルアップトランジスタ（２２３）のターンオンで図４
（ｇ）に示すように出力ＤＱのレベルがローからハイに
上がることになる。
【００３９】一方、制御端子（Ｐ１）の電圧が、図４
（ｂ）に示すように、ハイからローに変わってもコンデ
ンサ（ＣＬ）により出力ＤＱのレベルは続いてハイ状態
を維持する。その後、制御端子（Ｐ３）の電圧がハイか
らローに変わると伝送ゲート（２０８）は導通され、２
つのＰＭＯＳトランジスタ（２０７、２２６）がターン
オンしてＤＳＢとＤＳレベルがＶｃｃレベルになる。従
って、図４（ｆ）に示すようにＤＮレベルがロー、ＤＰ
レベルがハイになってプルアップトランジスタ（２２
３）とプルダウントランジスタ（２２５）をターンオフ
させる。したがって、出力（ＤＱ）は再びハイインピー
ダンス状態になる。その後、制御端子（Ｐ２）の制御電
圧がハイに変わるとプリチャージ部（１０１）がターン
オンされて出力ライン（ＤＯＵＴＢ）電圧レベルがＶｃ
ｃレベルからプリチャージレベルに引き下げられ、Ｘノ
ードが再び伝送ゲート（２０８）を介して第１、第２増
幅部（２１７、２１８）の基準電圧（Ｖｒｅｆ）にな
る。
（ｂ）に示すように、ハイからローに変わってもコンデ
ンサ（ＣＬ）により出力ＤＱのレベルは続いてハイ状態
を維持する。その後、制御端子（Ｐ３）の電圧がハイか
らローに変わると伝送ゲート（２０８）は導通され、２
つのＰＭＯＳトランジスタ（２０７、２２６）がターン
オンしてＤＳＢとＤＳレベルがＶｃｃレベルになる。従
って、図４（ｆ）に示すようにＤＮレベルがロー、ＤＰ
レベルがハイになってプルアップトランジスタ（２２
３）とプルダウントランジスタ（２２５）をターンオフ
させる。したがって、出力（ＤＱ）は再びハイインピー
ダンス状態になる。その後、制御端子（Ｐ２）の制御電
圧がハイに変わるとプリチャージ部（１０１）がターン
オンされて出力ライン（ＤＯＵＴＢ）電圧レベルがＶｃ
ｃレベルからプリチャージレベルに引き下げられ、Ｘノ
ードが再び伝送ゲート（２０８）を介して第１、第２増
幅部（２１７、２１８）の基準電圧（Ｖｒｅｆ）にな
る。
【００４０】制御端子（Ｐ１、Ｐ３）の電圧がローから
ハイに、制御端子（Ｐ２）の電圧がハイからローに変わ
り、センスアンプの出力（ＳＯＵＴ）がローであればプ
リチャージ部（１０２）はターンオンし、制御端子（Ｐ
３）のハイ信号に基づいて伝送ゲート（２０８）はオフ
されてプリチャージレベルが第１、第２増幅部（２１
７、２１８）の基準電圧（Ｖｒｅｆ）になり、インバー
ター部（１００）のＰＭＯＳトランジスタ（１０３、１
０５）はターンオンされて出力ライン（ＤＯＵＴＢ）を
Ｖｃｃレベルに引き上げる。従って、ＤＳレベルがハイ
からローに変わり、ＤＳＢレベルは続いてハイ状態を維
持するのでトランジスタ（２２３）はターンオフし、ト
ランジスタ（２２５）がターンオンして出力ＤＱレベル
はローになる。
ハイに、制御端子（Ｐ２）の電圧がハイからローに変わ
り、センスアンプの出力（ＳＯＵＴ）がローであればプ
リチャージ部（１０２）はターンオンし、制御端子（Ｐ
３）のハイ信号に基づいて伝送ゲート（２０８）はオフ
されてプリチャージレベルが第１、第２増幅部（２１
７、２１８）の基準電圧（Ｖｒｅｆ）になり、インバー
ター部（１００）のＰＭＯＳトランジスタ（１０３、１
０５）はターンオンされて出力ライン（ＤＯＵＴＢ）を
Ｖｃｃレベルに引き上げる。従って、ＤＳレベルがハイ
からローに変わり、ＤＳＢレベルは続いてハイ状態を維
持するのでトランジスタ（２２３）はターンオフし、ト
ランジスタ（２２５）がターンオンして出力ＤＱレベル
はローになる。
【００４１】図５は従来と本発明によるメモリのデータ
読み出し回路の出力タイミング図を比較するために図示
したもので、実線は従来のメモリのデータ読み出し回路
における出力タイミング図であり、破線は本発明のメモ
リのデータ読み出し回路における出力タイミング図であ
る。図５を注意してみると、ハイレベルと認識される電
圧レベルに到達する時間が従来の回路より約１０ｎＳ速
い。このように第１、第２増幅部（２１７、２１８）を
構成するカレントミラー型差動増幅器はプリチャージ電
圧により発生された基準電圧とＤＯＵＴＢ電圧レベルの
差を感知すると直ちに出力を出すので出力バッファ部
（２２１）のトランジスタ（２２３、２２５）のプルア
ップ、プダウン時間がその分早くなる。
読み出し回路の出力タイミング図を比較するために図示
したもので、実線は従来のメモリのデータ読み出し回路
における出力タイミング図であり、破線は本発明のメモ
リのデータ読み出し回路における出力タイミング図であ
る。図５を注意してみると、ハイレベルと認識される電
圧レベルに到達する時間が従来の回路より約１０ｎＳ速
い。このように第１、第２増幅部（２１７、２１８）を
構成するカレントミラー型差動増幅器はプリチャージ電
圧により発生された基準電圧とＤＯＵＴＢ電圧レベルの
差を感知すると直ちに出力を出すので出力バッファ部
（２２１）のトランジスタ（２２３、２２５）のプルア
ップ、プダウン時間がその分早くなる。
【００４２】一方、本発明は工程変化による安定性とマ
ッチングのために、同様の構成のカレントミラー型差動
増幅器（２１７、２１８）２つを用いたが、本発明の他
の実施の形態として、前記第１増幅部（２１７）或いは
第２増幅部（２１８）だけでカレントミラー型差動増幅
器を構成することができる。
ッチングのために、同様の構成のカレントミラー型差動
増幅器（２１７、２１８）２つを用いたが、本発明の他
の実施の形態として、前記第１増幅部（２１７）或いは
第２増幅部（２１８）だけでカレントミラー型差動増幅
器を構成することができる。
【００４３】万一、第１増幅器（２１７）だけでカレン
トミラー型差動増幅器を構成する場合、出力バッファ部
（２２１）のインバーター（２２４）の入力端子（Ｄ
Ｓ）は第１増幅部（２１７）のトランジスタ（２０２）
のソースとトランジスタ（２０４）のドレインとが共通
接続されるノードに接続され、前記制御端子（Ｐ３）に
はトランジスタ（２０６、２０７、２２６）のゲートを
共通接続させると図２と同一の動作をすることになる。
第２増幅部（２１８）だけでカレントミラー型差動増幅
器を構成する場合にも前記第１増幅部（２１７）と同様
にすればよい。
トミラー型差動増幅器を構成する場合、出力バッファ部
（２２１）のインバーター（２２４）の入力端子（Ｄ
Ｓ）は第１増幅部（２１７）のトランジスタ（２０２）
のソースとトランジスタ（２０４）のドレインとが共通
接続されるノードに接続され、前記制御端子（Ｐ３）に
はトランジスタ（２０６、２０７、２２６）のゲートを
共通接続させると図２と同一の動作をすることになる。
第２増幅部（２１８）だけでカレントミラー型差動増幅
器を構成する場合にも前記第１増幅部（２１７）と同様
にすればよい。
【００４４】
【発明の効果】以上のように、本発明によるメモリのデ
ータ読み出し回路によると、センスアンプの出力がデー
タバスに伝達される前に、データバスを予め決められた
レベルにプリチャージさせ、このプリチャージ電圧をカ
レントミラー型差動増幅器の基準電圧として使用するこ
とによりデータバス出力信号レベルの変化を速く感知し
て出力端に伝達することにより、メモリの高集積化の傾
向とそれによるデータバスローディングにより発生され
た抵抗及びコンデンサ成分の遅延効果を減らして、デー
タのアクセス速度を改善する効果がある。
ータ読み出し回路によると、センスアンプの出力がデー
タバスに伝達される前に、データバスを予め決められた
レベルにプリチャージさせ、このプリチャージ電圧をカ
レントミラー型差動増幅器の基準電圧として使用するこ
とによりデータバス出力信号レベルの変化を速く感知し
て出力端に伝達することにより、メモリの高集積化の傾
向とそれによるデータバスローディングにより発生され
た抵抗及びコンデンサ成分の遅延効果を減らして、デー
タのアクセス速度を改善する効果がある。
【図１】 従来のメモリのデータ読み出し回路の一実施
の形態を示す回路図である。
の形態を示す回路図である。
【図２】 前記図１の動作波形図を示すもので（ａ）は
センスアンプの出力端子ＳＯＵＴに示されるデータ信
号、（ｂ）はインバーター部の制御端子Ｐ１に印加され
るパルス信号、（ｃ）はプリチャージ部の制御端子Ｐ２
に印加されるパルス信号、（ｄ）は（ｂ）のインバータ
ー部の出力端子ＤＯＵＴＢのデータバス出力信号、
（ｅ）は出力バッファ部のプルアップ、プルダウントラ
ンジスタのゲートに印加されるデータ信号、（ｆ）は出
力バッファ部の出力端ＤＱに発生されるデータ信号であ
る。
センスアンプの出力端子ＳＯＵＴに示されるデータ信
号、（ｂ）はインバーター部の制御端子Ｐ１に印加され
るパルス信号、（ｃ）はプリチャージ部の制御端子Ｐ２
に印加されるパルス信号、（ｄ）は（ｂ）のインバータ
ー部の出力端子ＤＯＵＴＢのデータバス出力信号、
（ｅ）は出力バッファ部のプルアップ、プルダウントラ
ンジスタのゲートに印加されるデータ信号、（ｆ）は出
力バッファ部の出力端ＤＱに発生されるデータ信号であ
る。
【図３】 本発明によるメモリのデータ読み出し回路の
一実施の形態を示す回路図であ る。
一実施の形態を示す回路図であ る。
【図４】 前記図３の動作波形図を示したもので、
（ａ）はセンスアンプの出力端子ＳＯＵＴに示されるデ
ータ信号、（ｂ）はインバーター部の制御端子Ｐ１に印
加されるパルス信号、（ｃ）はプリチャージ部の制御端
子Ｐ２に印化されるパルス信号、（ｄ）は増幅部の制御
端Ｐ３に印加されるデータ信号、（ｅ）は（ｂ）のイン
バーター部の出力端子ＤＯＵＴＢのデータバス出力信
号、（ｆ）は出力バッファ部のプルアップ、プルダウン
トランジスタのゲートに印加されるデータ信号、（ｇ）
は出力バッファ部の出力端ＤＱに発生されるデータ信号
である。
（ａ）はセンスアンプの出力端子ＳＯＵＴに示されるデ
ータ信号、（ｂ）はインバーター部の制御端子Ｐ１に印
加されるパルス信号、（ｃ）はプリチャージ部の制御端
子Ｐ２に印化されるパルス信号、（ｄ）は増幅部の制御
端Ｐ３に印加されるデータ信号、（ｅ）は（ｂ）のイン
バーター部の出力端子ＤＯＵＴＢのデータバス出力信
号、（ｆ）は出力バッファ部のプルアップ、プルダウン
トランジスタのゲートに印加されるデータ信号、（ｇ）
は出力バッファ部の出力端ＤＱに発生されるデータ信号
である。
【図５】 前記図１及び図３の動作による出力のタイミ
ング図である。
ング図である。
１００ インバーター部 １０１ プリチャージ部 １０３、１０５、１０８、１１０、１１７、２０２、２
０３、２０７、２１１、 ２１２、２２３、２２６
ＰＭＯＳトランジスタ １０６、１０７、１１１、１１２、１１８、２０４、２
０５、２０６、２１３、 ２１４、２１５、２２５
ＮＭＯＳトランジスタ １０４、１０９、１１３、１１４、１１５、１１６、２
０９、２２２、２２４インバーター ２０１ 増幅部 ２１７ 第１増幅部 ２１８ 第２増幅部 ２１９ 基準電圧発生部 ２０８ 伝送ゲート ２２１ 出力バッファ部
０３、２０７、２１１、 ２１２、２２３、２２６
ＰＭＯＳトランジスタ １０６、１０７、１１１、１１２、１１８、２０４、２
０５、２０６、２１３、 ２１４、２１５、２２５
ＮＭＯＳトランジスタ １０４、１０９、１１３、１１４、１１５、１１６、２
０９、２２２、２２４インバーター ２０１ 増幅部 ２１７ 第１増幅部 ２１８ 第２増幅部 ２１９ 基準電圧発生部 ２０８ 伝送ゲート ２２１ 出力バッファ部
Claims (5)
- 【請求項１】 アドレス組合せにより指定されたセルの
データを増幅させるセンスアンプの出力を制御信号に基
づいてデータバス出力信号ラインに伝達するインバータ
ー部と、前記インバーター部がターンオンするる前に予
め決められたレベルにデータバス出力信号ラインの電圧
をプリチャージさせるプリチャージ部とを含むメモリの
データ読み出し回路において、 前記データバス出力信号ラインに発生されたプリチャー
ジ電圧を基準電圧として、その基準電圧とデータバス出
力信号ラインの電圧との差を増幅して出力する増幅手段
と、 前記増幅手段の出力によりハイ或いはロー信号を発生さ
せる変換手段と、 前記変換手段の出力により負荷電位をプルアップ或いは
プルダウンする出力バッファ手段と、を有するメモリの
データ読み出し回路。 - 【請求項２】 前記増幅手段はカレントミラー型差動増
幅器であることを特徴とする請求項１記載のメモリのデ
ータ読み出し回路。 - 【請求項３】 前記増幅手段は、制御信号に基づいてデ
ータバス出力信号ラインの電位の変換される前の期間、
変換手段として入力される電圧レベルを設定させる複数
のトランジスタを具備することを特徴とする請求項１記
載のメモリのデータ読み出し回路。 - 【請求項４】 アドレス組合せにより指定されたセルの
データを増幅させるセンスアンプを含むメモリのデータ
読み出し回路において、 第１制御信号（Ｐ１）の制御により前記センスアンプの
出力をデータバス出力信号ラインに反転出力するインバ
ーター手段と、 第２制御信号（Ｐ２）の制御により前記データバス出力
信号ラインの電圧を予め決められたレベルにプリチャー
ジさせるプリチャージ手段と、 第３制御信号（Ｐ３）の制御により前記データバス出力
信号ラインに発生されたプリチャージ電圧を基準電圧と
して、その基準電圧を前記データバス出力信号ラインの
電圧レベルと比較して、その差によるロジック信号を増
幅して出力する増幅手段と、 前記増幅手段の出力によりハイ或いはロー信号を発生さ
せて負荷電位をプルアップ或いはプルダウンする出力バ
ッファ手段と、を有するメモリのデータ読み出し回路。 - 【請求項５】 前記増幅手段は第３制御信号に基づいて
駆動されてプリチャージされた電圧を基準電圧として発
生させる伝送ゲートを含むことを特徴とする請求項４記
載のメモリのデータ読み出し回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046858A KR0161881B1 (ko) | 1995-12-05 | 1995-12-05 | 메모리의 데이타 읽기회로 |
| KR46858/1995 | 1995-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180462A true JPH09180462A (ja) | 1997-07-11 |
| JP2775428B2 JP2775428B2 (ja) | 1998-07-16 |
Family
ID=19437906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8333129A Expired - Fee Related JP2775428B2 (ja) | 1995-12-05 | 1996-11-29 | メモリのデータ読み出し回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5708607A (ja) |
| JP (1) | JP2775428B2 (ja) |
| KR (1) | KR0161881B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169835B2 (ja) * | 1996-07-31 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
| KR100259338B1 (ko) * | 1997-05-21 | 2000-06-15 | 김영환 | 반도체소자의 읽기회로 |
| US6032274A (en) * | 1997-06-20 | 2000-02-29 | Micron Technology, Inc. | Method and apparatus for compressed data testing of more than one memory array |
| US5935263A (en) * | 1997-07-01 | 1999-08-10 | Micron Technology, Inc. | Method and apparatus for memory array compressed data testing |
| US5809038A (en) * | 1997-07-24 | 1998-09-15 | Micron Technology, Inc. | Method and apparatus for reading compressed test data from memory devices |
| US5959921A (en) * | 1997-07-24 | 1999-09-28 | Micron Technology, Inc. | Sense amplifier for complement or no-complementary data signals |
| JPH11203881A (ja) * | 1998-01-12 | 1999-07-30 | Mitsubishi Electric Corp | データ読み出し回路 |
| KR100513391B1 (ko) * | 1998-05-06 | 2005-11-28 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US6295618B1 (en) * | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
| KR100465599B1 (ko) * | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| US9896511B2 (en) | 2007-01-10 | 2018-02-20 | The United States Of America, As Represented By The Secretary, Dept. Of Health And Human Services | Antibodies that bind to TL1A and methods of treating inflammatory or autoimmune disease comprising administering such antibodies |
| MX2013013329A (es) | 2011-05-20 | 2014-04-16 | Us Government | Bloqueo de interacciones de factor de necrosis tumoral como ligando 1a - receptor de muerte 3 (tl1a-dr3) para mejorar la patologia mediada por las celulas t y los anticuerpos para los mismos. |
| CN104793685B (zh) * | 2015-04-17 | 2016-06-29 | 上海华虹宏力半导体制造有限公司 | 基准电压产生电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
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