JP3945793B2 - 同期型半導体メモリ装置のデータ入力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は外部クロックに同期し動作する同期型半導体メモリ装置に関するものであり、より具体的には外部から印加されるクロック信号またはデータストローブ信号の各エッジに同期してデータ書込み動作を遂行する同期型半導体メモリ装置のデータ入力回路に関するものである。
【０００２】
【従来の技術】
図１は従来の典型的な同期型半導体メモリ装置のデ−タ入力に関連した回路を示し、図２は図１のデータレジスタの詳細な回路図であり、そして図３は図１のメモリ装置の書込み動作のタイミング図である。
【０００３】
図１において、データ入力回路１１０はデ−タ入力バッファ１００、エッジ検出器１０１、データレジスタ１０２及び書込みドライバ１０３で構成されている。前記データレジスタ１０２は、図２に示すように、クロック信号φＣＬＫ及びその相補信号／φＣＬＫに各々制御されるラッチ対Ｌ１及びＬ２から構成される。外部から印加されるデータストリングＤＩＮM （Ｍ＝０，１，２，・・・Ｉ）は、図３に示すように、前記エッジ検出器１０１から発生したクロック信号φＣＬＫの上昇エッジを基準としてセットアップ及び保持時間の要求条件を満たし、前記データ入力バッファ１００を通じて入力される。前記データ入力バッファ１００から出力された前記データストリングＤＩＮM は前記クロック信号φＣＬＫ及び／φＣＬＫに同期したラッチ対Ｌ１及びＬ２によってサンプリングされた後、前記書込みドライバ１０３に印加される。外部から印加されるアドレス及び書込み命令はＡＤＤ＆ＣＯＭ入力バッファ１０４，ＡＤＤ＆ＣＯＭデコーダ１０５、タイミング制御回路１０６を通じてデコーディングされ、そのデコーディングされた信号によって前記書込みドライバ１０３が活性化される。この書込みドライバ１０３はデータレジスタ１０２から与えられるデータストリングＤＩＮM をデータラインに伝える。さらに、カラムデコーダ１０７は前記タイミング制御回路１０６の制御に従って、入力されたアドレスに応じるメモリセルアレイ上のカラム（図に示されない）を選択するためカラム選択信号ＣＬＳをデータ書込み動作中発生し、これにより一つのクロック毎に一つのデータがメモリ装置に入力される。
【０００４】
【発明が解決しようとする課題】
しかし、最近の高速プロセッサ及びマルチメディアコンピュータシステム環境は、より大きい帯域幅の半導体メモリ装置を要求している。このような要求に従い、同期型半導体メモリ装置の場合、１クロックの上昇エッジ及び下降エッジを両方使用しているから、セルアレイに又はセルアレイから１クロック当たり二つまたは四つのデータを読出し又は書込みする技術が提案されたことがある。この技術はＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）スキムと呼ばれている。
【０００５】
このようなデータ転送方式において、目的地（ｄｅｓｔｉｎａｔｉｏｎ）のデータセットアップ時間及び保持時間要求を満たすために、転送されるデータと共にデータストローブ信号を供給する技術も知られている。このようなデータ及びデータストローブ信号の転送は一般的にトグル（ｔｏｇｇｌｅ）するダミーデータを発生させることより簡単に遂行することができる。しかし、データ書込み動作において１クロック毎に二つまたは四つのデータは多様な方式で書込みすることはできない。
【０００６】
したがって、本発明の目的は、データ書込み動作中に外部から印加される１クロック信号またはデータストローブ信号のエッジに同期し、データストリングを書込みできる同期型半導体メモリ装置のデータ入力回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の一特徴によると、本発明の同期型半導体メモリ装置のデータ入力回路は、外部から印加されたデータストローブ信号の上昇エッジが検出される時、第１の内部ストローブ信号を発生し、外部から印加されたデータストローブ信号の下降エッジが検出される時、第２の内部ストローブ信号を発生するための第１のエッジ検出器と、外部から印加されたクロック信号の上昇エッジが検出される時、第１の内部クロック信号を発生し、外部から印加されたクロック信号の下降エッジが検出される時、第２の内部クロック信号を発生するための第２のエッジ検出器と、外部から印加された選択制御信号によって、前記第１のエッジ検出器の第１及び第２の内部ストローブ信号、または第２のエッジ検出器の第１及び第２の内部クロック信号のうち一つの信号を選択する選択回路と、前記選択された信号に同期して第１のレジスタに外部から印加されたデータストリングの奇数番目の信号を貯蔵し、さらには前記選択された信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目の信号を貯蔵するためのレジスタ回路と、遅延されたクロック信号を発生させるため、第１の内部クロック信号を遅延させるための遅延回路と、前記遅延された信号に同期して前記第１のレジスタからメモリセルアレイに奇数番目のデータを書込み、さらには記遅延された信号に同期して前記第２のレジスタから前記メモリセルアレイに偶数番目のデータを書込むためのデータ書込みドライバ回路とを備える。
【０００８】
本発明の他の特徴によると、本発明の同期型半導体メモリ装置のデータ入力回路は、外部から印加されたクロック信号の上昇エッジが検出される時、第１の内部クロック信号を発生し、外部から印加されたクロック信号の下降エッジが検出される時、第２の内部クロック信号を発生するための第１のエッジ検出器と、前記第１の内部クロック信号に同期して第１のレジスタに外部から印加されたデータストリングの奇数番目のデータを貯蔵し、さらには前記第２の内部クロック信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目のデータを貯蔵するためのレジスタ回路と、遅延されたクロック信号を発生させるため、第１の内部クロック信号を遅延させるための遅延回路と、前記遅延されたクロック信号に同期して前記第１のレジスタから前記メモリセルアレイに奇数番目のデータを書込み、さらには前記遅延されたクロック信号に同期して前記第２のレジスタからメモリセルアレイに偶数番目のデータを書込むための第１及び第２のデータ書込みドライバを持つデータ書込みドライバ回路とを備える。
【０００９】
本発明の更に他の特徴によると、本発明の同期型半導体メモリ装置のデータ入力回路は、外部から印加されたデータストローブ信号の上昇エッジが検出される時、第１の内部ストローブ信号を発生し、外部から印加されたデータストローブ信号の下降エッジが検出される時、第２の内部ストローブ信号を発生するための第１のエッジ検出器と、前記第１の内部ストローブ信号に同期して第１のレジスタに外部から印加されたデータトリングの奇数番目のデータを貯蔵し、さらには前記第２の内部ストローブ信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目のデータを貯蔵するためのレジスタ回路と、外部から印加されたクロック信号のエッジが検出される時、内部クロック信号を発生するための第２のエッジ検出器と、遅延されたクロック信号を発生させるため、前記内部クロック信号を遅延させるための遅延回路と、前記遅延されたクロック信号に同期して前記第１のレジスタから前記メモリセルアレイに奇数番目のデータを書込み、さらには前記遅延されたクロック信号に同期して前記第２のレジスタからメモリセルアレイに偶数番目のデータを書込むためのデータ書込みドライバ回路とを備える。
【００１０】
このような構成によれば、クロック信号とストローブ信号を選択的に使用して速いデータ書込み動作を遂行することができる。
【００１１】
【発明の実施の形態】
以下、添付された図面を参照して本発明の実施の形態を詳細に説明する。
第１の実施の形態図４は本発明の第１の実施の形態による同期型半導体メモリ装置のデータ入力回路及びその周辺回路を示している。図４を参照すると、データ入力回路２１０はエッジ検出器２００と、データ入力バッファ２０１と、データレジスタ回路２０２と、遅延回路２０３と、書込みドライバ回路２０４とで構成される。データレジスタ回路２０２は２つのレジスタ２０２ａ及び２０２ｂで構成され、書込みドライバ回路２０４も２つの書込みドライバ２０４ａ及び２０４ｂで構成される。エッジ検出器２００は外部クロック信号ＣＬＫの上昇エッジが検出される時、第１の内部クロック信号φＣＬＫ１を発生し、外部クロック信号ＣＬＫの下降エッジが検出される時、第２の内部クロック信号φＣＬＫ２を発生する。外部から入力されるデータストリングＤＩＮ M （Ｍ＝０，１，２，・・・ｉ）はデ−タ入力バッファ２０１を通じて出力ＤＩＮＤ M としてデータレジスタ回路２０２に供給される。レジスタ２０２ａはエッジ検出器２００からその入力端子Ｃ１に供給される第１の内部クロック信号φＣＬＫ１に同期して、前記データストリングＤＩＮ M のうち奇数番目データＤ１，Ｄ３・・・を順次に貯蔵する。レジスタ２０２ｂはエッジ検出器２００からの第２の内部クロック信号φＣＬＫ２に同期して、データストリングＤＩＮ M のうち偶数番目データＤ２，Ｄ４・・・を順次的に貯蔵する。前記エッジ検出器２００から出力される第１の内部クロック信号φＣＬＫ１は遅延回路２０３によって遅延される。この遅延回路２０３の出力φＣＬＫＤはレジスタ２０２ａ及び２０２ｂの出力制御端子Ｃ０及びタイミング制御回路２０８に供給される。前記レジスタ２０２ａ及び２０２ｂは前記クロック信号φＣＬＫＤに同期して、前記奇数番目及び偶数番目データＤ１，Ｄ３，・・・、及びＤ２，Ｄ４・・・を各々書込みドライバ２０４ａ及び２０４ｂに出力する。２０６はＡＤＤ＆ＣＯＭ（アドレス及び書込み命令）入力バッファ、２０７はＡＤＤ＆ＣＯＭデコーダ、２０８はタイミング制御回路、２０９はカラムデコーダである。
【００１２】
図５は図４のデータレジスタ回路２０２の詳細回路図であり、図６は図４のメモリ装置の動作タイミング図である。次に、図４ないし図６を参照してこの実施の形態による同期型半導体メモリ装置のデータ書込み動作について詳しく説明する。
【００１３】
エッジ検出器２００は外部クロック信号ＣＬＫの上昇エッジと下降エッジの各々に同期した第１及び第２の内部クロック信号φＣＬＫ１及びφＣＬＫ２を発生する。外部クロック信号ＣＬＫの上昇エッジを基準としてセットアップ及び保持時間の要求条件を満たすデータストリングＤＩＮ M がデータ入力バッファ２０１を通じて入力される。説明の便宜のため、この実施の形態及び次の実施の形態において、データストリングＤＩＮ M は４ビットデータ（即ち、Ｍ＝１，２，３、及び４）であると仮定する。しかしながら、４ビットより大きいビット数のデータストリングも以下で説明したような方式で入力することができる。
【００１４】
図５に示すように、レジスタ２０２ａは２つのユニット貯蔵セルＲ１及びＲ２、そして１つのラッチＬ１を備えている。セルＲ１はＣＭＯＳインバータ１２１〜１２４，ＮＭＯＳトランジスタＭＮ３及びＭＮ４で構成される。インバータ対１２１及び１２２、または１２３及び１２４はラッチＬ１と同様に逆向きで並列接続される。前記第２のユニット貯蔵セルＲ２はインバータ１２５〜１２８，ＮＭＯＳトランジスタＭＮ５及びＭＮ６で構成される。図に示したように、Ｒ２はセルＲ１と同一の構成を持っている。セルＲ２と書込みドライバ２０４ａとの間に介在されるラッチＬ１はＮＭＯＳトランジスタＭＮ７，ＣＭＯＳインバータ１２９及び１３０で構成される。
【００１５】
レジスタ２０２ｂはユニット貯蔵セルＲ３とラッチＬ２で構成される。セルＲ３はＮＭＯＳトランジスタＭＮ９及びＭＮ１０，ＣＭＯＳインバータ１３１〜１３４を有し、その構成はセルＲ１またはＲ２と同一である。ラッチＬ２はＮＭＯＳトランジスタＭＮ１１，ＣＭＯＳインバータ１３５及び１３６を有し、その構成はラッチＬ１と同一である。
【００１６】
貯蔵セルＲ１はクロック信号φＣＬＫ１及びその相補信号／φＣＬＫ１に同期して、データストリングＤＩＮ M のうち奇数番目データＤ１及びＤ３を順次に貯蔵する。次に、セルＲ３はクロック信号φＣＬＫ２及びその相補信号／φＣＬＫ２に同期して、データストリングＤＩＮ M のうち偶数番目データＤ２及びＤ４を順次に貯蔵する。それと同時にレジスタ２０２ａの第２のユニット貯蔵セルＲ２は前記クロック信号φＣＬＫ２及びその相補信号／φＣＬＫ２に同期して、セルＲ１に貯蔵された奇数番目データＤ１を貯蔵する。従って、前記セルＲ２及びＲ３に貯蔵された奇数番目データ対Ｄ１及びＤ３、及び偶数番目データ対Ｄ２及びＤ４は、図６R>６に示すように整列される。次に、レジスタ２０２ａ及び２０２ｂに貯蔵された奇数番目データ対Ｄ１及びＤ３、及び偶数番目データ対Ｄ２及びＤ４はクロック信号φＣＬＫＤに同期して書込みドライバ２０４ａ及び２０４ｂに各々印加される。ここで、前記クロック信号φＣＬＫＤとしては、タイミングマージンに従い図６に示されるように遅延程度が異なるクロック信号φＣＬＫＤ及びφＣＬＫＤ'のうち一つが使用される。また、前記データレジスタ回路２０２に無効データが持続的に貯蔵されることを防止するため、前記データレジスタ回路２０２において、クロック信号φＣＬＫ２の代わりに、書込みイネーブル命令に従って発生される信号ＷＲ及び前記クロック信号φＣＬＫ２を論理積して発生される信号φＣＬＫ２□ＷＲ及びその相補信号／φＣＬＫ２□ＷＲを使用することができる。
【００１７】
図４に示すように、書込みドライバ２０４ａ及び２０４ｂはタイミング制御回路２０８の制御に従い活性化され、対応するデータラインにデータ対Ｄ１，Ｄ２，Ｄ３及びＤ４を各々順次伝達する。続いて、カラムデコーダ２０９も前記タイミング制御回路２０８によって活性化され、アドレスに対応するカラムを選択する。
【００１８】
第２の実施の形態
本発明の第２の実施の形態による同期型半導体メモリ装置のデータ入力回路及びその周辺回路が図７に示されている。図７において、図４の構成要素と同一或いは類似する構成要素には同一或いは類似する参照番号を付している。同一部分については説明を省略する。
【００１９】
図７を参照すると、この実施の形態の半導体メモリ装置はそのデータ書込み動作中に外部からデータストローブ信号ＤＳが供給される。この実施の形態の半導体メモリ装置は第１の実施の形態と比べると、クロック信号ＣＬＫのエッジを検出するためのエッジ検出器２００以外にもう一つのエッジ検出器２００ａをデータ入力回路３１０が備えている。この付加されたエッジ検出器２００ａはデータストローブ信号ＤＳのエッジを検出する機能を行う。この検出器２００ａはデータストローブ信号ＤＳの上昇エッジと下降エッジに各々同期した第１及び第２の内部ストローブ信号φＤＳ１及びφＤＳ２を発生させる。内部ストローブ信号φＤＳ１及びφＤＳ２はレジスタ回路２０２のレジスタ２０２ａ及び２０２ｂの入力端子ＣＩに各々供給される。エッジ検出器２００の出力φＣＬＫ１は遅延回路２０３に供給される。この遅延回路２０３の出力φＣＬＫＤはレジスタ２０２ａ及び２０２ｂの出力端子Ｃ０及びタイミング制御回路２０８に供給される。
【００２０】
外部から入力されるデータストリングＤＩＮ M （Ｍ＝０，１，２，・・・，ｉ）はデータ入力レジスタ２０１を通じて出力ＤＩＮＤ M としてデータレジスタ回路２０２に供給される。レジスタ２０２ａはエッジ検出器２００ａからその入力端子ＣＩに供給される内部ストローブ信号φＤＳ１に同期して、前記データストリングＤＩＮ M のうち奇数番目のデータＤ１，Ｄ３・・・を順次に貯蔵する。レジスタ２０２ｂは前記エッジ検出器２００ａからの内部ストローブ信号φＤＳ２に同期して、前記データストリングＤＩＮ M のうち偶数番目のデータＤ２，Ｄ４・・・を順次に貯蔵する。前記レジスタ２０２ａ及び２０２ｂはクロック信号φＣＬＫＤに同期して、前記奇数番目及び偶数番目データＤ１，Ｄ３・・・、及びＤ２，Ｄ４・・・を書込みドライバ２０４ａ及び２０４ｂに各々出力する。
【００２１】
図８は図４のデータレジスタ回路２０２の詳細回路である。図８に示すように前記レジスタ回路２０２は外部から印加される信号を除いて図５のレジスタ回路２０２と同一の構成をしている。図８を参照すると、レジスタ２０２ａはユニット貯蔵セルＲ１’及びＲ２’、及びラッチＬ１’を備えている。セルＲ１’はＣＭＯＳインバータ１２１’〜１２４’，ＮＭＯＳトランジスタＭＮ３’及びＭＮ４’で構成される。図示したように、セルＲ２’はセルＲ１’と同一の構成になっている。セルＲ２’と書込みドライバ２０４ａとの間に介在するラッチＬ１’はＮＭＯＳトランジスタＭＮ７’，ＣＭＯＳインバータ１２９’及び１３０’で構成される。
【００２２】
レジスタ２０２ｂはユニット貯蔵セルＲ３’とラッチＬ２’で構成されている。セルＲ３’はＮＭＯＳトランジスタＭＮ９’及びＭＮ１０’と、ＣＭＯＳインバータ１３１’〜１３６’で構成される。ラッチＬ２’はＮＭＯＳトランジスタＭＮ１１’と、ＣＭＯＳインバータ１３５’及び１３６’で構成される。
【００２３】
図９は図７のメモリ装置の動作タイミング図である。次に図７ないし図９を参照して本実施の形態に従う同期型半導体メモリ装置のデータ書込み動作について詳しく説明する。
【００２４】
貯蔵セルＲ１'は内部ストローブ信号φＤＳ１及びその相補信号／φＤＳ１に同期してデータストリングＤＩＮ M のうち奇数番目のデータＤ１及びＤ３を順次に貯蔵する。次に、セルＲ３'は内部ストローブ信号φＤＳ２及びその／相補信号φＤＳ２に同期してデータストリングＤＩＮＤM のうち偶数番目のデータＤ２及びＤ４を順次に貯蔵する。それと共に、レジスタ２０２ａの貯蔵セルＲ２'は内部ストローブ信号φＤＳ２及びその相補信号／φＤＳ２に同期してデータストリングＤＩＮ M のうち奇数番目のデータＤ１及びＤ３を順次に貯蔵する。従って、前記セルＲ２'及びＲ３'に貯蔵された奇数番目のデータ対Ｄ１及びＤ３、及び偶数番目のデータ対Ｄ２及びＤ４は図９に示すように整列される。次に、レジスタ２０２ａ及び２０２ｂに貯蔵された奇数番目のデータ対Ｄ１及びＤ３，及び偶数番目のデータ対Ｄ２及びＤ４はクロック信号φＣＬＫＤに同期して、書込みドライバ２０４ａ及び２０４ｂに各々印加される。ここで、書込みドライバ２０４ａ及び２０４ｂは書込み命令ＷＲの直ぐ次のクロックＣＬＫにより活性化される。図９において、ケースＩは外部クロック信号ＣＬＫによる内部クロック信号φＣＬＫＤが発生した後、データストローブ信号によるデータがレジスタ回路２０２に到着する場合を示し、ケースＩＩは前記内部クロック信号φＣＬＫＤが発生する前にデータがレジスタ回路２０２に到着する場合を示している。
【００２５】
第１の実施の形態のようにクロック信号ＣＬＫを使用してデータを書込むと、確保できるデータセットアップあるいは保持ウィンドウは約３ｎｓ程度にすぎないが、本実施の形態に従うと、図９のケースＩ及びケースＩＩから分かるように少なくとも１クロック以上のセットアップ或いは保持ウィンドウを確保することができる。
【００２６】
本実施の形態においても、データレジスタ回路２０２に無効データが持続的に貯蔵されることを防止するため、前記レジスタ回路２０２で、ストローブ信号φＤＳ２の代わりに、書込みイネーブル命令に従って発生される信号φＣＬＫ２∧ＷＲ及びその相補信号／φＣＬＫ２∧ＷＲを使用してもよい。
【００２７】
図７に示したように、書込みドライバ２０４ａ及び２０４ｂはタイミング制御回路２０８の制御に従って活性化され、対応するデータラインにデータ対Ｄ１及びＤ２，Ｄ３及びＤ４を各々順次に伝達する。続いて、カラムデコーダ２０９も前記タイミング制御回路２０８によって活性化されてアドレスに対応するカラムを選択する。
【００２８】
第３の実施の形態
図１０は第３の実施の形態に従う同期型半導体メモリ装置のデータ入力回路及びその周辺回路を示している。図１０を参照すると、この半導体メモリ装置は２つのエッジ検出器２００及び２００ａ、及び選択回路３００をデータ入力回路４１０に備えている。エッジ検出器２００は外部クロック信号ＣＬＫの上昇エッジが検出される時、第１の内部クロック信号φＣＬＫ１を発生し、外部クロック信号ＣＬＫの下降エッジが検出される時、第２の内部クロック信号φＣＬＫ２を発生する。また、エッジ検出器２００ａは外部から印加されるデータストローブ信号ＤＳの上昇エッジと下降エッジに各々同期した第１及び第２の内部ストローブ信号φＤＳ１及びφＤＳ２を発生する。選択回路３００は本メモリ装置の特徴的構成のうちの一つであり、本分野でよく知られているモードレジスタ（図には示されない）の出力ＭＳＲによって制御されて、前記内部クロック信号φＣＬＫ１及びφＣＬＫ２、及び前記内部ストローブ信号φＤＳ１及びφＤＳ２を選択的にレジスタ回路２０２に供給する。例えば、モードレジスタから論理「１」の選択制御信号ＭＲＳが印加されると、選択回路３００はエッジ検出器２００からの内部クロック信号φＣＬＫ１及びφＣＬＫ２を選択してデータレジスタ回路２０２に供給する。従って、この場合には、本実施の形態の装置が前述の第１の実施の形態の装置と同一に動作する。一方、モードレジスタから論理「０」の選択制御信号ＭＲＳが印加されると、選択回路３００はエッジ検出器２００ａからの内部ストローブ信号φＤＳ１及びφＤＳ２を選択してデータレジスタ回路２０２に供給する。この場合、本実施の形態の装置は前述の第２の実施の形態の装置と同一に動作する。以上のように、本実施の形態の装置は外部クロック信号ＣＬＫ或いは外部データストローブ信号ＤＳに選択的に同期してデータ書込み動作を行える。
【００２９】
【発明の効果】
以上のように、本発明の同期型半導体メモリ装置のデータ入力回路によれば、クロック信号とデータストローブ信号を選択的に使用して速いデータ書込み動作を遂行することができる。さらに、データ書込み動作のためにデータストローブ信号を使用した場合は、データのセットアップ及びホールドウィンドのタイミングマージンを十分に確保することができる。
【図面の簡単な説明】
【図１】従来の典型的な同期型半導体メモリ装置を示すブロック図。
【図２】図１のデータレジスタの詳細回路図。
【図３】図１のメモリ装置のデータ書込み動作のタイミング図。
【図４】本発明による同期型半導体メモリ装置のデータ入力回路の第１の実施の形態を示すブロック図。
【図５】図４のデータレジスタ回路の詳細回路図。
【図６】図４のメモリ装置のデータ書込み動作のタイミング図。
【図７】本発明による同期型半導体メモリ装置のデータ入力回路の第２の実施の形態を示すブロック図。
【図８】図７のデータレジスタ回路の詳細回路図。
【図９】図７のメモリ装置のデータ書込み動作のタイミング図。
【図１０】本発明による同期型半導体メモリ装置のデータ入力回路の第３の実施の形態を示すブロック図。
【符号の説明】
２００，２００ａ エッジ検出器
２０１ データ入力バッファ
２０２ データレジスタ回路
２０２ａ，２０２ｂ レジスタ
２０３ 遅延回路
２０４ 書込みドライバ回路
２０４ａ，２０４ｂ 書込みドライバ
３００ 選択回路
４１０ データ入力回路
【発明の属する技術分野】
本発明は外部クロックに同期し動作する同期型半導体メモリ装置に関するものであり、より具体的には外部から印加されるクロック信号またはデータストローブ信号の各エッジに同期してデータ書込み動作を遂行する同期型半導体メモリ装置のデータ入力回路に関するものである。
【０００２】
【従来の技術】
図１は従来の典型的な同期型半導体メモリ装置のデ−タ入力に関連した回路を示し、図２は図１のデータレジスタの詳細な回路図であり、そして図３は図１のメモリ装置の書込み動作のタイミング図である。
【０００３】
図１において、データ入力回路１１０はデ−タ入力バッファ１００、エッジ検出器１０１、データレジスタ１０２及び書込みドライバ１０３で構成されている。前記データレジスタ１０２は、図２に示すように、クロック信号φＣＬＫ及びその相補信号／φＣＬＫに各々制御されるラッチ対Ｌ１及びＬ２から構成される。外部から印加されるデータストリングＤＩＮM （Ｍ＝０，１，２，・・・Ｉ）は、図３に示すように、前記エッジ検出器１０１から発生したクロック信号φＣＬＫの上昇エッジを基準としてセットアップ及び保持時間の要求条件を満たし、前記データ入力バッファ１００を通じて入力される。前記データ入力バッファ１００から出力された前記データストリングＤＩＮM は前記クロック信号φＣＬＫ及び／φＣＬＫに同期したラッチ対Ｌ１及びＬ２によってサンプリングされた後、前記書込みドライバ１０３に印加される。外部から印加されるアドレス及び書込み命令はＡＤＤ＆ＣＯＭ入力バッファ１０４，ＡＤＤ＆ＣＯＭデコーダ１０５、タイミング制御回路１０６を通じてデコーディングされ、そのデコーディングされた信号によって前記書込みドライバ１０３が活性化される。この書込みドライバ１０３はデータレジスタ１０２から与えられるデータストリングＤＩＮM をデータラインに伝える。さらに、カラムデコーダ１０７は前記タイミング制御回路１０６の制御に従って、入力されたアドレスに応じるメモリセルアレイ上のカラム（図に示されない）を選択するためカラム選択信号ＣＬＳをデータ書込み動作中発生し、これにより一つのクロック毎に一つのデータがメモリ装置に入力される。
【０００４】
【発明が解決しようとする課題】
しかし、最近の高速プロセッサ及びマルチメディアコンピュータシステム環境は、より大きい帯域幅の半導体メモリ装置を要求している。このような要求に従い、同期型半導体メモリ装置の場合、１クロックの上昇エッジ及び下降エッジを両方使用しているから、セルアレイに又はセルアレイから１クロック当たり二つまたは四つのデータを読出し又は書込みする技術が提案されたことがある。この技術はＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）スキムと呼ばれている。
【０００５】
このようなデータ転送方式において、目的地（ｄｅｓｔｉｎａｔｉｏｎ）のデータセットアップ時間及び保持時間要求を満たすために、転送されるデータと共にデータストローブ信号を供給する技術も知られている。このようなデータ及びデータストローブ信号の転送は一般的にトグル（ｔｏｇｇｌｅ）するダミーデータを発生させることより簡単に遂行することができる。しかし、データ書込み動作において１クロック毎に二つまたは四つのデータは多様な方式で書込みすることはできない。
【０００６】
したがって、本発明の目的は、データ書込み動作中に外部から印加される１クロック信号またはデータストローブ信号のエッジに同期し、データストリングを書込みできる同期型半導体メモリ装置のデータ入力回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の一特徴によると、本発明の同期型半導体メモリ装置のデータ入力回路は、外部から印加されたデータストローブ信号の上昇エッジが検出される時、第１の内部ストローブ信号を発生し、外部から印加されたデータストローブ信号の下降エッジが検出される時、第２の内部ストローブ信号を発生するための第１のエッジ検出器と、外部から印加されたクロック信号の上昇エッジが検出される時、第１の内部クロック信号を発生し、外部から印加されたクロック信号の下降エッジが検出される時、第２の内部クロック信号を発生するための第２のエッジ検出器と、外部から印加された選択制御信号によって、前記第１のエッジ検出器の第１及び第２の内部ストローブ信号、または第２のエッジ検出器の第１及び第２の内部クロック信号のうち一つの信号を選択する選択回路と、前記選択された信号に同期して第１のレジスタに外部から印加されたデータストリングの奇数番目の信号を貯蔵し、さらには前記選択された信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目の信号を貯蔵するためのレジスタ回路と、遅延されたクロック信号を発生させるため、第１の内部クロック信号を遅延させるための遅延回路と、前記遅延された信号に同期して前記第１のレジスタからメモリセルアレイに奇数番目のデータを書込み、さらには記遅延された信号に同期して前記第２のレジスタから前記メモリセルアレイに偶数番目のデータを書込むためのデータ書込みドライバ回路とを備える。
【０００８】
本発明の他の特徴によると、本発明の同期型半導体メモリ装置のデータ入力回路は、外部から印加されたクロック信号の上昇エッジが検出される時、第１の内部クロック信号を発生し、外部から印加されたクロック信号の下降エッジが検出される時、第２の内部クロック信号を発生するための第１のエッジ検出器と、前記第１の内部クロック信号に同期して第１のレジスタに外部から印加されたデータストリングの奇数番目のデータを貯蔵し、さらには前記第２の内部クロック信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目のデータを貯蔵するためのレジスタ回路と、遅延されたクロック信号を発生させるため、第１の内部クロック信号を遅延させるための遅延回路と、前記遅延されたクロック信号に同期して前記第１のレジスタから前記メモリセルアレイに奇数番目のデータを書込み、さらには前記遅延されたクロック信号に同期して前記第２のレジスタからメモリセルアレイに偶数番目のデータを書込むための第１及び第２のデータ書込みドライバを持つデータ書込みドライバ回路とを備える。
【０００９】
本発明の更に他の特徴によると、本発明の同期型半導体メモリ装置のデータ入力回路は、外部から印加されたデータストローブ信号の上昇エッジが検出される時、第１の内部ストローブ信号を発生し、外部から印加されたデータストローブ信号の下降エッジが検出される時、第２の内部ストローブ信号を発生するための第１のエッジ検出器と、前記第１の内部ストローブ信号に同期して第１のレジスタに外部から印加されたデータトリングの奇数番目のデータを貯蔵し、さらには前記第２の内部ストローブ信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目のデータを貯蔵するためのレジスタ回路と、外部から印加されたクロック信号のエッジが検出される時、内部クロック信号を発生するための第２のエッジ検出器と、遅延されたクロック信号を発生させるため、前記内部クロック信号を遅延させるための遅延回路と、前記遅延されたクロック信号に同期して前記第１のレジスタから前記メモリセルアレイに奇数番目のデータを書込み、さらには前記遅延されたクロック信号に同期して前記第２のレジスタからメモリセルアレイに偶数番目のデータを書込むためのデータ書込みドライバ回路とを備える。
【００１０】
このような構成によれば、クロック信号とストローブ信号を選択的に使用して速いデータ書込み動作を遂行することができる。
【００１１】
【発明の実施の形態】
以下、添付された図面を参照して本発明の実施の形態を詳細に説明する。
第１の実施の形態図４は本発明の第１の実施の形態による同期型半導体メモリ装置のデータ入力回路及びその周辺回路を示している。図４を参照すると、データ入力回路２１０はエッジ検出器２００と、データ入力バッファ２０１と、データレジスタ回路２０２と、遅延回路２０３と、書込みドライバ回路２０４とで構成される。データレジスタ回路２０２は２つのレジスタ２０２ａ及び２０２ｂで構成され、書込みドライバ回路２０４も２つの書込みドライバ２０４ａ及び２０４ｂで構成される。エッジ検出器２００は外部クロック信号ＣＬＫの上昇エッジが検出される時、第１の内部クロック信号φＣＬＫ１を発生し、外部クロック信号ＣＬＫの下降エッジが検出される時、第２の内部クロック信号φＣＬＫ２を発生する。外部から入力されるデータストリングＤＩＮ M （Ｍ＝０，１，２，・・・ｉ）はデ−タ入力バッファ２０１を通じて出力ＤＩＮＤ M としてデータレジスタ回路２０２に供給される。レジスタ２０２ａはエッジ検出器２００からその入力端子Ｃ１に供給される第１の内部クロック信号φＣＬＫ１に同期して、前記データストリングＤＩＮ M のうち奇数番目データＤ１，Ｄ３・・・を順次に貯蔵する。レジスタ２０２ｂはエッジ検出器２００からの第２の内部クロック信号φＣＬＫ２に同期して、データストリングＤＩＮ M のうち偶数番目データＤ２，Ｄ４・・・を順次的に貯蔵する。前記エッジ検出器２００から出力される第１の内部クロック信号φＣＬＫ１は遅延回路２０３によって遅延される。この遅延回路２０３の出力φＣＬＫＤはレジスタ２０２ａ及び２０２ｂの出力制御端子Ｃ０及びタイミング制御回路２０８に供給される。前記レジスタ２０２ａ及び２０２ｂは前記クロック信号φＣＬＫＤに同期して、前記奇数番目及び偶数番目データＤ１，Ｄ３，・・・、及びＤ２，Ｄ４・・・を各々書込みドライバ２０４ａ及び２０４ｂに出力する。２０６はＡＤＤ＆ＣＯＭ（アドレス及び書込み命令）入力バッファ、２０７はＡＤＤ＆ＣＯＭデコーダ、２０８はタイミング制御回路、２０９はカラムデコーダである。
【００１２】
図５は図４のデータレジスタ回路２０２の詳細回路図であり、図６は図４のメモリ装置の動作タイミング図である。次に、図４ないし図６を参照してこの実施の形態による同期型半導体メモリ装置のデータ書込み動作について詳しく説明する。
【００１３】
エッジ検出器２００は外部クロック信号ＣＬＫの上昇エッジと下降エッジの各々に同期した第１及び第２の内部クロック信号φＣＬＫ１及びφＣＬＫ２を発生する。外部クロック信号ＣＬＫの上昇エッジを基準としてセットアップ及び保持時間の要求条件を満たすデータストリングＤＩＮ M がデータ入力バッファ２０１を通じて入力される。説明の便宜のため、この実施の形態及び次の実施の形態において、データストリングＤＩＮ M は４ビットデータ（即ち、Ｍ＝１，２，３、及び４）であると仮定する。しかしながら、４ビットより大きいビット数のデータストリングも以下で説明したような方式で入力することができる。
【００１４】
図５に示すように、レジスタ２０２ａは２つのユニット貯蔵セルＲ１及びＲ２、そして１つのラッチＬ１を備えている。セルＲ１はＣＭＯＳインバータ１２１〜１２４，ＮＭＯＳトランジスタＭＮ３及びＭＮ４で構成される。インバータ対１２１及び１２２、または１２３及び１２４はラッチＬ１と同様に逆向きで並列接続される。前記第２のユニット貯蔵セルＲ２はインバータ１２５〜１２８，ＮＭＯＳトランジスタＭＮ５及びＭＮ６で構成される。図に示したように、Ｒ２はセルＲ１と同一の構成を持っている。セルＲ２と書込みドライバ２０４ａとの間に介在されるラッチＬ１はＮＭＯＳトランジスタＭＮ７，ＣＭＯＳインバータ１２９及び１３０で構成される。
【００１５】
レジスタ２０２ｂはユニット貯蔵セルＲ３とラッチＬ２で構成される。セルＲ３はＮＭＯＳトランジスタＭＮ９及びＭＮ１０，ＣＭＯＳインバータ１３１〜１３４を有し、その構成はセルＲ１またはＲ２と同一である。ラッチＬ２はＮＭＯＳトランジスタＭＮ１１，ＣＭＯＳインバータ１３５及び１３６を有し、その構成はラッチＬ１と同一である。
【００１６】
貯蔵セルＲ１はクロック信号φＣＬＫ１及びその相補信号／φＣＬＫ１に同期して、データストリングＤＩＮ M のうち奇数番目データＤ１及びＤ３を順次に貯蔵する。次に、セルＲ３はクロック信号φＣＬＫ２及びその相補信号／φＣＬＫ２に同期して、データストリングＤＩＮ M のうち偶数番目データＤ２及びＤ４を順次に貯蔵する。それと同時にレジスタ２０２ａの第２のユニット貯蔵セルＲ２は前記クロック信号φＣＬＫ２及びその相補信号／φＣＬＫ２に同期して、セルＲ１に貯蔵された奇数番目データＤ１を貯蔵する。従って、前記セルＲ２及びＲ３に貯蔵された奇数番目データ対Ｄ１及びＤ３、及び偶数番目データ対Ｄ２及びＤ４は、図６R>６に示すように整列される。次に、レジスタ２０２ａ及び２０２ｂに貯蔵された奇数番目データ対Ｄ１及びＤ３、及び偶数番目データ対Ｄ２及びＤ４はクロック信号φＣＬＫＤに同期して書込みドライバ２０４ａ及び２０４ｂに各々印加される。ここで、前記クロック信号φＣＬＫＤとしては、タイミングマージンに従い図６に示されるように遅延程度が異なるクロック信号φＣＬＫＤ及びφＣＬＫＤ'のうち一つが使用される。また、前記データレジスタ回路２０２に無効データが持続的に貯蔵されることを防止するため、前記データレジスタ回路２０２において、クロック信号φＣＬＫ２の代わりに、書込みイネーブル命令に従って発生される信号ＷＲ及び前記クロック信号φＣＬＫ２を論理積して発生される信号φＣＬＫ２□ＷＲ及びその相補信号／φＣＬＫ２□ＷＲを使用することができる。
【００１７】
図４に示すように、書込みドライバ２０４ａ及び２０４ｂはタイミング制御回路２０８の制御に従い活性化され、対応するデータラインにデータ対Ｄ１，Ｄ２，Ｄ３及びＤ４を各々順次伝達する。続いて、カラムデコーダ２０９も前記タイミング制御回路２０８によって活性化され、アドレスに対応するカラムを選択する。
【００１８】
第２の実施の形態
本発明の第２の実施の形態による同期型半導体メモリ装置のデータ入力回路及びその周辺回路が図７に示されている。図７において、図４の構成要素と同一或いは類似する構成要素には同一或いは類似する参照番号を付している。同一部分については説明を省略する。
【００１９】
図７を参照すると、この実施の形態の半導体メモリ装置はそのデータ書込み動作中に外部からデータストローブ信号ＤＳが供給される。この実施の形態の半導体メモリ装置は第１の実施の形態と比べると、クロック信号ＣＬＫのエッジを検出するためのエッジ検出器２００以外にもう一つのエッジ検出器２００ａをデータ入力回路３１０が備えている。この付加されたエッジ検出器２００ａはデータストローブ信号ＤＳのエッジを検出する機能を行う。この検出器２００ａはデータストローブ信号ＤＳの上昇エッジと下降エッジに各々同期した第１及び第２の内部ストローブ信号φＤＳ１及びφＤＳ２を発生させる。内部ストローブ信号φＤＳ１及びφＤＳ２はレジスタ回路２０２のレジスタ２０２ａ及び２０２ｂの入力端子ＣＩに各々供給される。エッジ検出器２００の出力φＣＬＫ１は遅延回路２０３に供給される。この遅延回路２０３の出力φＣＬＫＤはレジスタ２０２ａ及び２０２ｂの出力端子Ｃ０及びタイミング制御回路２０８に供給される。
【００２０】
外部から入力されるデータストリングＤＩＮ M （Ｍ＝０，１，２，・・・，ｉ）はデータ入力レジスタ２０１を通じて出力ＤＩＮＤ M としてデータレジスタ回路２０２に供給される。レジスタ２０２ａはエッジ検出器２００ａからその入力端子ＣＩに供給される内部ストローブ信号φＤＳ１に同期して、前記データストリングＤＩＮ M のうち奇数番目のデータＤ１，Ｄ３・・・を順次に貯蔵する。レジスタ２０２ｂは前記エッジ検出器２００ａからの内部ストローブ信号φＤＳ２に同期して、前記データストリングＤＩＮ M のうち偶数番目のデータＤ２，Ｄ４・・・を順次に貯蔵する。前記レジスタ２０２ａ及び２０２ｂはクロック信号φＣＬＫＤに同期して、前記奇数番目及び偶数番目データＤ１，Ｄ３・・・、及びＤ２，Ｄ４・・・を書込みドライバ２０４ａ及び２０４ｂに各々出力する。
【００２１】
図８は図４のデータレジスタ回路２０２の詳細回路である。図８に示すように前記レジスタ回路２０２は外部から印加される信号を除いて図５のレジスタ回路２０２と同一の構成をしている。図８を参照すると、レジスタ２０２ａはユニット貯蔵セルＲ１’及びＲ２’、及びラッチＬ１’を備えている。セルＲ１’はＣＭＯＳインバータ１２１’〜１２４’，ＮＭＯＳトランジスタＭＮ３’及びＭＮ４’で構成される。図示したように、セルＲ２’はセルＲ１’と同一の構成になっている。セルＲ２’と書込みドライバ２０４ａとの間に介在するラッチＬ１’はＮＭＯＳトランジスタＭＮ７’，ＣＭＯＳインバータ１２９’及び１３０’で構成される。
【００２２】
レジスタ２０２ｂはユニット貯蔵セルＲ３’とラッチＬ２’で構成されている。セルＲ３’はＮＭＯＳトランジスタＭＮ９’及びＭＮ１０’と、ＣＭＯＳインバータ１３１’〜１３６’で構成される。ラッチＬ２’はＮＭＯＳトランジスタＭＮ１１’と、ＣＭＯＳインバータ１３５’及び１３６’で構成される。
【００２３】
図９は図７のメモリ装置の動作タイミング図である。次に図７ないし図９を参照して本実施の形態に従う同期型半導体メモリ装置のデータ書込み動作について詳しく説明する。
【００２４】
貯蔵セルＲ１'は内部ストローブ信号φＤＳ１及びその相補信号／φＤＳ１に同期してデータストリングＤＩＮ M のうち奇数番目のデータＤ１及びＤ３を順次に貯蔵する。次に、セルＲ３'は内部ストローブ信号φＤＳ２及びその／相補信号φＤＳ２に同期してデータストリングＤＩＮＤM のうち偶数番目のデータＤ２及びＤ４を順次に貯蔵する。それと共に、レジスタ２０２ａの貯蔵セルＲ２'は内部ストローブ信号φＤＳ２及びその相補信号／φＤＳ２に同期してデータストリングＤＩＮ M のうち奇数番目のデータＤ１及びＤ３を順次に貯蔵する。従って、前記セルＲ２'及びＲ３'に貯蔵された奇数番目のデータ対Ｄ１及びＤ３、及び偶数番目のデータ対Ｄ２及びＤ４は図９に示すように整列される。次に、レジスタ２０２ａ及び２０２ｂに貯蔵された奇数番目のデータ対Ｄ１及びＤ３，及び偶数番目のデータ対Ｄ２及びＤ４はクロック信号φＣＬＫＤに同期して、書込みドライバ２０４ａ及び２０４ｂに各々印加される。ここで、書込みドライバ２０４ａ及び２０４ｂは書込み命令ＷＲの直ぐ次のクロックＣＬＫにより活性化される。図９において、ケースＩは外部クロック信号ＣＬＫによる内部クロック信号φＣＬＫＤが発生した後、データストローブ信号によるデータがレジスタ回路２０２に到着する場合を示し、ケースＩＩは前記内部クロック信号φＣＬＫＤが発生する前にデータがレジスタ回路２０２に到着する場合を示している。
【００２５】
第１の実施の形態のようにクロック信号ＣＬＫを使用してデータを書込むと、確保できるデータセットアップあるいは保持ウィンドウは約３ｎｓ程度にすぎないが、本実施の形態に従うと、図９のケースＩ及びケースＩＩから分かるように少なくとも１クロック以上のセットアップ或いは保持ウィンドウを確保することができる。
【００２６】
本実施の形態においても、データレジスタ回路２０２に無効データが持続的に貯蔵されることを防止するため、前記レジスタ回路２０２で、ストローブ信号φＤＳ２の代わりに、書込みイネーブル命令に従って発生される信号φＣＬＫ２∧ＷＲ及びその相補信号／φＣＬＫ２∧ＷＲを使用してもよい。
【００２７】
図７に示したように、書込みドライバ２０４ａ及び２０４ｂはタイミング制御回路２０８の制御に従って活性化され、対応するデータラインにデータ対Ｄ１及びＤ２，Ｄ３及びＤ４を各々順次に伝達する。続いて、カラムデコーダ２０９も前記タイミング制御回路２０８によって活性化されてアドレスに対応するカラムを選択する。
【００２８】
第３の実施の形態
図１０は第３の実施の形態に従う同期型半導体メモリ装置のデータ入力回路及びその周辺回路を示している。図１０を参照すると、この半導体メモリ装置は２つのエッジ検出器２００及び２００ａ、及び選択回路３００をデータ入力回路４１０に備えている。エッジ検出器２００は外部クロック信号ＣＬＫの上昇エッジが検出される時、第１の内部クロック信号φＣＬＫ１を発生し、外部クロック信号ＣＬＫの下降エッジが検出される時、第２の内部クロック信号φＣＬＫ２を発生する。また、エッジ検出器２００ａは外部から印加されるデータストローブ信号ＤＳの上昇エッジと下降エッジに各々同期した第１及び第２の内部ストローブ信号φＤＳ１及びφＤＳ２を発生する。選択回路３００は本メモリ装置の特徴的構成のうちの一つであり、本分野でよく知られているモードレジスタ（図には示されない）の出力ＭＳＲによって制御されて、前記内部クロック信号φＣＬＫ１及びφＣＬＫ２、及び前記内部ストローブ信号φＤＳ１及びφＤＳ２を選択的にレジスタ回路２０２に供給する。例えば、モードレジスタから論理「１」の選択制御信号ＭＲＳが印加されると、選択回路３００はエッジ検出器２００からの内部クロック信号φＣＬＫ１及びφＣＬＫ２を選択してデータレジスタ回路２０２に供給する。従って、この場合には、本実施の形態の装置が前述の第１の実施の形態の装置と同一に動作する。一方、モードレジスタから論理「０」の選択制御信号ＭＲＳが印加されると、選択回路３００はエッジ検出器２００ａからの内部ストローブ信号φＤＳ１及びφＤＳ２を選択してデータレジスタ回路２０２に供給する。この場合、本実施の形態の装置は前述の第２の実施の形態の装置と同一に動作する。以上のように、本実施の形態の装置は外部クロック信号ＣＬＫ或いは外部データストローブ信号ＤＳに選択的に同期してデータ書込み動作を行える。
【００２９】
【発明の効果】
以上のように、本発明の同期型半導体メモリ装置のデータ入力回路によれば、クロック信号とデータストローブ信号を選択的に使用して速いデータ書込み動作を遂行することができる。さらに、データ書込み動作のためにデータストローブ信号を使用した場合は、データのセットアップ及びホールドウィンドのタイミングマージンを十分に確保することができる。
【図面の簡単な説明】
【図１】従来の典型的な同期型半導体メモリ装置を示すブロック図。
【図２】図１のデータレジスタの詳細回路図。
【図３】図１のメモリ装置のデータ書込み動作のタイミング図。
【図４】本発明による同期型半導体メモリ装置のデータ入力回路の第１の実施の形態を示すブロック図。
【図５】図４のデータレジスタ回路の詳細回路図。
【図６】図４のメモリ装置のデータ書込み動作のタイミング図。
【図７】本発明による同期型半導体メモリ装置のデータ入力回路の第２の実施の形態を示すブロック図。
【図８】図７のデータレジスタ回路の詳細回路図。
【図９】図７のメモリ装置のデータ書込み動作のタイミング図。
【図１０】本発明による同期型半導体メモリ装置のデータ入力回路の第３の実施の形態を示すブロック図。
【符号の説明】
２００，２００ａ エッジ検出器
２０１ データ入力バッファ
２０２ データレジスタ回路
２０２ａ，２０２ｂ レジスタ
２０３ 遅延回路
２０４ 書込みドライバ回路
２０４ａ，２０４ｂ 書込みドライバ
３００ 選択回路
４１０ データ入力回路
Claims (4)
- メモリセルアレイを持つ同期型半導体メモリ装置のデータ入力回路において、
外部から印加されたデータストローブ信号の上昇エッジが検出される時、第１の内部ストローブ信号を発生し、外部から印加されたデータストローブ信号の下降エッジが検出される時、第２の内部ストローブ信号を発生するための第１のエッジ検出器と、
外部から印加されたクロック信号の上昇エッジが検出される時、第１の内部クロック信号を発生し、外部から印加されたクロック信号の下降エッジが検出される時、第２の内部クロック信号を発生するための第２のエッジ検出器と、
選択制御信号によって、前記第１のエッジ検出器の第１及び第２の内部ストローブ信号、または第２のエッジ検出器の第１及び第２の内部クロック信号のうち、どちらかの信号を選択する選択回路と、
前記選択された信号に同期して第１のレジスタに外部から印加されたデータストリングの奇数番目の信号を貯蔵し、さらには前記選択された信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目の信号を貯蔵するためのレジスタ回路と、
遅延されたクロック信号を発生させるため、第１の内部クロック信号を遅延させるための遅延回路と、
前記遅延された信号に同期して前記第１のレジスタから前記メモリセルアレイに奇数番目のデータを書込み、さらには前記遅延された信号に同期して前記第２のレジスタから前記メモリセルアレイに偶数番目のデータを書込むためのデータ書込みドライバ回路とを備えることを特徴とする同期型半導体メモリ装置のデータ入力回路。 - 前記データストリングを一時的に貯蔵するためのデータ入力バッファを更に備えることを特徴とする請求項１に記載の同期型半導体メモリ装置のデータ入力回路。
- 前記選択制御信号がメモリ装置のモードレジスタからの制御信号であることを特徴とする請求項１に記載の同期型半導体メモリ装置のデータ入力回路。
- メモリセルアレイを持つ同期型半導体メモリ装置のデータ入力回路において、
外部から印加されたデータストローブ信号の上昇エッジが検出される時、第１の内部ストローブ信号を発生し、外部から印加されたデータストローブ信号の下降エッジが検出される時、第２の内部ストローブ信号を発生するための第１のエッジ検出器と、
前記第１の内部ストローブ信号に同期して第１のレジスタに外部から印加されたデータトリングの奇数番目のデータを貯蔵し、さらには前記第２の内部ストローブ信号に同期して第２のレジスタに外部から印加されたデータストリングの偶数番目のデータを貯蔵するためのレジスタ回路と、
外部から印加されたクロック信号のエッジが検出される時、内部クロック信号を発生するための第２のエッジ検出器と、遅延されたクロック信号を発生させるため、前記内部クロック信号を遅延させるための遅延回路と、
前記遅延されたクロック信号に同期して前記第１のレジスタから前記メモリセルアレイに奇数番目のデータを書込み、さらには前記遅延されたクロック信号に同期して前記第２のレジスタから前記メモリセルアレイに偶数番目のデータを書込むためのデータ書込みドライバ回路とを備えることを特徴とする同期型半導体メモリ装置のデータ入力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970009191A KR100268429B1 (ko) | 1997-03-18 | 1997-03-18 | 동기형반도체메모리장치의데이터의입력회로및데이터입력방법 |
| KR1997P-9191 | 1997-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10269781A JPH10269781A (ja) | 1998-10-09 |
| JP3945793B2 true JP3945793B2 (ja) | 2007-07-18 |
Family
ID=19500022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06824198A Expired - Lifetime JP3945793B2 (ja) | 1997-03-18 | 1998-03-18 | 同期型半導体メモリ装置のデータ入力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6078546A (ja) |
| JP (1) | JP3945793B2 (ja) |
| KR (1) | KR100268429B1 (ja) |
| TW (1) | TW413811B (ja) |
Families Citing this family (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW400635B (en) | 1998-02-03 | 2000-08-01 | Fujitsu Ltd | Semiconductor device reconciling different timing signals |
| DE69923769T2 (de) * | 1998-04-01 | 2006-02-02 | Mosaid Technologies Incorporated, Kanata | Asynchrones halbleiterspeicher-fliessband |
| US6269414B1 (en) | 1998-07-14 | 2001-07-31 | Rockwell Technologies, Llc | Data rate doubler for electrical backplane |
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- 1998-03-18 JP JP06824198A patent/JP3945793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10269781A (ja) | 1998-10-09 |
| KR100268429B1 (ko) | 2000-11-01 |
| KR19980073726A (ko) | 1998-11-05 |
| US6078546A (en) | 2000-06-20 |
| TW413811B (en) | 2000-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060320 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061107 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070320 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070409 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |