KR100915811B1 - 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로 - Google Patents

반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로 Download PDF

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KR100915811B1
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Abstract

반도체 메모리 장치의 데이터 입출력 제어신호 생성 회로를 개시한다. 개시된 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로는, 상대적으로 짧은 지연 신호 및 상대적으로 긴 지연 신호를 생성하는 지연 블록, 및 상기 동작 모드에 따라 상기 지연 신호들 중 하나를 선택하는 선택 블록을 포함한다.
클럭 펄스, 칼럼 선택 신호, 입출력 스트로브 신호

Description

반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로 {Data Input Output Control Singal Generating Circuit Of Semiconductor Memory Apparatus}
도 1은 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로의 블록 구성도,
도 2는 도 1의 제1 지연부의 블록 구성도,
도 3은 도 1의 선택부의 블록 구성도,
도 4는 본 발명에 따른 데이터 입출력 제어 신호 생성 회로의 상세 회로도,
도 5는 본 발명에 따른 입출력 스트로브 신호를 생성하는 데이터 입출력 제어 신호 생성 회로의 블록 구성도,
도 6은 본 발명에 따른 입출력 스트로브 신호를 생성하는 데이터 입출력 제어 신호 생성 회로의 상세 회로 도면이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 제1 지연부 110,120 : 제1 딜레이부, 제2 딜레이부
200 : 선택부 210 : 제1 선택 전송부
220 : 신호 조합부 300 : 제2 지연부
310,320 : 제3 딜레이부, 제4 딜레이부
400: 제2 선택 전송부
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 데이터 입출력 제어 신호 생성 회로에 관한 것이다.
일반적인 반도체 메모리 장치는 워드 라인(Word Line), 비트 라인(Bit Line) 및 메모리 셀(Memory Cell)들로 구비되는 메모리 셀 어레이(Memory Cell Array)와, 상기 메모리 셀의 정보를 쓰거나 읽어내기 위한 수단으로 이루어진다. 이러한 메모리 셀의 정보를 쓰거나, 읽어내기 위한 수단에는 로우 디코더(row decoder) 및 컬럼 디코더(column decoder)가 있다. 로우 디코더는 로우 어드레스를 입력받아 특정 워드 라인을 선택하고, 컬럼 디코더의 컬럼 선택 신호에 의해 선택된 워드 라인중 특정 메모리 셀이 선택된다. 그러면, 특정 메모리 셀의 모스(MOS) 트랜지스터가 구동되어, 센스 앰프(Sense Amplifier)를 통해 선택된 셀의 정보를 읽어오거나 저장하게 된다.
현재 디램은 대부분 고속(high speed) 동작에 맞추어져 구동된다. 또한, 디램은 그것의 비트라인 쌍(BL, /BL)의 로딩 및/또는 상기 로컬 입출력 라인 쌍(LIO, /LIO)의 로딩이 커져가기 때문에, 여유도가 거의 없는 마지널 포인트(marginal point)에서 동작하고 있다.
하지만, 디램은 저속(low speed)으로 구동할 수도 있는데, 현재에는 저속 구동시에도 마지널 포인트에서 일괄적으로 구동시키고 있다. 그러므로, 디램의 저속 구동시의 마진을 확보하기 어려워 데이터 입출력 오류가 발생될 수 있다.
본 발명의 목적은 충분한 동작 마진을 확보할 수 있는 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로를 제공하는 것이다.
삭제
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 데이터 입출력 제어 신호 생성 회로는, 상대적으로 짧은 지연 신호 및 상대적으로 긴 지연 신호를 생성하는 지연 블록, 및 동작 모드에 따라 상기 지연 신호들 중 하나를 선택하는 선택 블록을 포함한다.
상기 지연 블록은 상기 상대적으로 짧은 지연 신호를 생성하는 제 1 지연부와, 상기 상대적으로 긴 지연 신호를 생성하는 제 2 지연부를 포함할 수 있다. 이러한 상기 선택 블록은 고속 동작 모드일때 제 1 지연부의 출력 신호를 선택하고, 저속 동작 모드일 때 제 2 지연부의 출력 신호를 선택하도록 구성될 수 있다.
이때, 상기 지연 블록에 입력되는 신호는 클럭 펄스이고, 상기 선택 블록은 상기 선택된 제 1 또는 제 2 지연부의 출력 신호와 상기 클럭 펄스를 논리합 연산하여, 컬럼 선택 신호를 생성하는 신호 조합부를 더 포함할 수 있다.
한편, 상기 지연 블록에 입력되는 신호는 컬럼 선택 신호이고, 상기 선택 블록은 상기 컬럼 선택 신호를 지연시킨 입출력 스트로브 신호를 생성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로는 클럭 펄스를 제 1 지연값 만큼 지연시키는 제 1 지연부, 및 상기 클럭 펄스를 상기 제 1 지연값 보다 큰 제 2 지연값만큼 지연시키는 제 2 지연부를 포함하는 지연 블록, 고속 동작 모드시 상기 제 1 지연부의 신호를 선택하고, 저속 동작 모드시 상기 제 2 지연부의 신호를 선택하는 선택 전송부, 및 상기 선택 전송부의 출력 신호와 상기 클럭 펄스를 논리 조합하여, 컬럼 선택 신호를 생성하는 신호 조합부를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로는, 클럭 펄스를 제 1 지연값 만큼 지연시키는 제 1 지연부, 및 상기 클럭 펄스를 상기 제 1 지연값 보다 큰 제 2 지연값만큼 지연시키는 제 2 지연부를 포함하는 제 1 지연 블록; 고속 동작 모드시 상기 제 1 지연부의 신호를 선택하고, 저속 동작 모드시 상기 제 2 지연부의 신호를 선택하여, 컬럼 선택 신호를 생성하는 선택 블록; 상기 컬럼 선택 신호를 제 3 지연값 만큼 지연시키는 제 3 지연부, 및 상기 컬럼 선택 신호를 상기 제 3 지연값 보다 큰 제 4 지연값 만큼 지연시키는 제 4 지연부를 포함하는 제 2 지연 블록; 및 상기 고속 동작 모드시 상기 제 3 지연부의 신호를 입출력 스트로브 신호로서 출력하고, 저속 동작 모드시 상기 제 4 지연부의 신호를 입출력 스트로브 신호로서 출력하는 전송 블록을 포함한다.
상기 선택 블록은, 상기 선택된 제 1 패스 게이트의 출력 신호 또는 제 2 패스 게이트의 출력 신호와 상기 클럭 펄스를 논리합 연산하여 상기 컬럼 선택 신호를 생성하는 신호 조합부를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하면 다음과 같다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로의 블록도이다. 본 실시예에서는 데이터 입출력 제어신호로서 컬럼 선택 신호(Yi pulse)를 생성하는 경우에 대해 설명한다.
도시한 것과 같이, 본 발명에 따른 제어 신호 생성 회로는 제1 지연부(100) 및 선택부(200)로 구성된다. 상기 제1 지연부(100)는 클럭 펄스(CLKp)를 입력받아 일정 시간 동안 지연시키는 복수의 딜레이부로 구성된다.
삭제
상기 선택부(200)는 상기 제1 지연부의 출력(d1,d2)를 입력 받아 HCL 신호와 LCL 신호에 따라 선택적으로 상기 제1 지연부의 출력중 하나와 클럭 펄스(CLKp)를 오어(OR) 연산하여 칼럼 선택 신호(Yi pulse)를 생성하도록 구성된다. 여기서, 상기 HCL 신호는 고속 동작 모드임을 나타내는 신호로서, 예를 들어 CAS(Column address strobe) 레이턴시(Latency)가 소정값 이상인 경우 "하이"로 인에이블되는 레벨 결정 신호이다. LCL 신호는 저속 동작 모드임을 나타내는 신호로서 상기 카스 레이턴시가 소정값 미만인 경우 "하이"로 인에이블되는 레벨 결정 신호이다. 그러므로, 상기 HCL 신호와 LCL 신호는 서로 반대위상을 갖는다. 그러나 상기 HCL 신호는 카스 레이턴시 값을 이용하는 것 외에도 고속 모드시 활성화되는 신호들을 사용 가능하며, 상기 LCL 신호 역시 저속 모드시 활성화 되는 신호들을 사용 가능할 수 있음은 물론이다.
도 2는 도 1의 제1 지연부(100)의 블록 구성도이다.
도시한 것과 같이, 상기 제1 지연부(100)는 도 2에 도시한 것과 같이 제1 딜레이부(110)와 제2 딜레이부(120)로 구성된다. 각각의 딜레이부(110,120)는 클럭 펄스(CLKp)를 입력받고, 각기 다른 지연 시간 후에 출력하는 딜레이 회로로서, 얘컨대, 제 2 딜레이부(120)는 제 1 딜레이부(110) 보다 큰 지연값을 가질 수 있다. 본 실시예에서는, 예를 들어 제1 딜레이부(110)의 출력(d1)은 상기 클럭 펄스(CLKp)를 300ps 지연시킨 신호일 수 있고, 상기 제2 딜레이부(120)의 출력(d2)은 상기 클럭 펄스(CLKp)를 500ps 지연시킨 신호일 수 있다.
도 3은 도 1의 선택부(200)의 블록 구성도이다.
도시한 것과 같이 상기 선택부(200)는 제1 선택 전송부(210)와 신호 조합부(220)로 구성될 수 있다. 상기 제1 선택 전송부(210)는 상기 HCL 신호와 상기 LCL 신호에 따라 상기 제1 딜레이부의 출력(d1) 또는 상기 제2 딜레이부의 출력(d2)을 선택적으로 출력하도록 구성된다. 본 실시예에서 상기 제1 선택 전송부(210)는 상기 HCL 신호에 따라 상기 제1 지연부의 출력(d1)을 전송하고, 상기 LCL 신호에 따라 상기 제2 지연부의 출력(d2)을 전송하도록 구성된다.
보다 자세하게, 상기 제1 선택 전송부(210)는 도 4에 도시된 바와 같이, 제1 패스 게이트(PG1) 및 제2 패스 게이트(PG2)로 구성될 수 있다. 상기 제1 딜레이부(110)의 출력(d1)은 상기 제1 패스 게이트(PG1)에 입력되고 상기 HCL 신호는 상기 제1 패스 게이트(PG1)의 NMOS의 게이트에 입력되고, 상기 HCL 신호의 반전 신호는 상기 제1 패스 게이트(PG1)의 PMOS의 게이트에 입력된다. 상기 제2 딜레이부(120)의 출력(d2)은 상기 제2 패스 게이트(PG2)에 입력되고 상기 LCL 신호는 상기 제2 패스 게이트(PG2)의 NMOS의 게이트에 입력되고 상기 LCL 신호의 반전 신호는 상기 제2 패스 게이트(PG2)의 PMOS의 게이트에 입력된다. 상기 제1 패스 게이트(PG1)의 출력과 상기 제2 패스 게이트(PG2)의 출력은 서로 연결되어 있다. 여기서, s1은 제 1 및 제 2 패스 게이트(PG1,PG2)의 출력 노드이며, 나아가 제 1 선택 전송부(210)의 출력 노드가 된다.
삭제
상기 신호 조합부(220)는 상기 제1 패스 게이트(PG1)의 출력 또는 상기 제2 패스 게이트(PG2)의 출력, 및 상기 클럭 펄스(CLKp)를 입력받는 NOR 게이트 및 상기 NOR 게이트의 출력을 반전시키는 인버터로 구성될 수 있다.
상기 NOR 게이트는 상기 제1 선택 전송부(210)의 출력(s1)과 상기 클럭 펄스(CLKp)를 입력받는다. 상기 인버터는 상기 NOR 게이트의 출력 신호를 반전시켜, 칼럼 선택 신호(Yi pulse)를 생성한다. 이와 같은 선택부(200)는 다음과 같이 동작된다. 먼저, 상기 HCL 신호가 활성화되면, 상기 제1 패스 게이트(PG1)가 턴온되어 상기 제1 딜레이부(110)의 출력(d1)을 상기 제1 선택 전송부(210)의 출력(s1)으로 내보낸다. 한편 상기 LCL 신호가 활성화되면, 상기 제2 패스 게이트(PG2)가 턴온되어 상기 제2 딜레이부(120)의 출력(d2)을 상기 제1 선택 전송부(210)의 출력(s1)으로 내보낸다.
상기 신호 조합부(220)는 상기 제1 선택 전송부(210)의 출력(210)과 상기 클럭 펄스(CLKp)가 상기 NOR 게이트에 인가되고 상기 NOR 게이트의 반전 신호를 출력하여 칼럼 선택 신호(Yi pulse)를 생성된다. 즉, 신호 조합부(220)는 두 신호 중 하나라도 '하이'이면 '하이' 신호를 출력하는 오어(OR) 연산 장치일 수 있다. 예를 들어 상기 제1 딜레이부(110)의 지연 시간이 300ps이고, 상기 제2 딜레이부(200)의 지연 시간이 500ps인 경우에 상기 HCL 신호가 하이로 인에이블되면 상기 칼럼 선택 신호(Yi pulse)의 폭은 상기 클럭 펄스(CLKp)에 비해 300ps 만큼 확장된다. 또한 상기 LCL 신호가 하이로 인에이블되면, 상기 칼럼 선택 신호의 폭은 상기 클럭 펄스에 비해 500ps 만큼 확장된다. 따라서, 저속 모드(LCL 활성화)에서 상기 칼럼 선택 신호(Yi pulse)의 폭(펄스폭)이 고속 모드(HCL 활성화)에 비해 폭에 비해 상대적으로 확장되므로써, 동작 마진을 더 확보할 수 있다.
한편, 데이터 입출력 제어 신호가 입출력 스트로브 신호인 경우, 데이터 입출력 제어 신호 생성 회로는 다음과 같이 구성될 수 있다.
즉, 도 5를 참조하면, 데이터 입출력 제어 신호 생성 회로는 제1 지연부(100), 선택부(200), 제2 지연부(300) 및 제2 선택 전송부(400)로 구성될 수 있다.
상기 제 1 지연부(100) 및 상기 선택부(200)은 앞선 실시예의 구성과 동일할 수 있고, 상기 선택부(200)의 출력은 상술한 바와 같이, 칼럼 선택 신호(Yi pulse)일 수 있다.
상기 제2 지연부(300)는 도 6에 도시한 것과 같이, 선택부(200)의 출력 신호인 칼럼 선택 신호(Yi pulse)를 입력받고, 칼럼 선택 신호(Yi pulse)를 일정시간 지연시키는 제3 딜레이부(310) 및 제4 딜레이부(320)를 포함한다. 여기서, 상기 제 4 딜레이부(320)는 상기 제 3 딜레이부(310)보다 큰 지연값을 가질 수 있다. 예컨대, 상기 제3 딜레이부(310)는 지연 시간이 700ps 이며, 상기 제4 딜레이부(320)의 지연 시간은 900ps이라면, 상기 제3 딜레이부(310)는 칼럼 선택 신호(Yi pulse)보다 700ps 만큼 지연된 신호를 출력하고, 상기 제4 지연부(320)는 칼럼 선택 신호(Yi pulse)보다 900ps 만큼 지연된 신호를 출력한다.
제2 선택 전송부(400)는 도 7에 도시된 바와 같이, 제3 패스 게이트(PG3) 및 제4 패스 게이트(PG4)를 포함할 수 있다. 제 3 패스 게이트(PG3)는 HCL 신호의 제어에 의해 제 3 딜레이부(310)의 출력 신호(d3)를 제2 선택 전송부(400)의 출력(iostbp)으로 전달한다. 제 4 패스 게이트(PG4)는 LCL 신호의 제어에 의해 제 4 딜레이부(320)의 출력신호(d4)를 상기 제2 선택 전송부의 출력(iostbp)으로 전달한다.
상기 HCL 신호가 활성화되면, 상기 제3 패스 게이트(PG3)가 턴온되어 상기 제3 딜레이부(310)의 출력(d3)을 상기 제2 선택 전송부(400)의 출력(iostbp)으로 내보낸다. 한편, 상기 LCL 신호가 활성화되면, 상기 제4 패스 게이트(PG4)가 턴온되어 상기 제4 딜레이부(320)의 출력(d4)을 상기 제2 선택 전송부(400)의 출력(iostbp)으로 내보낸다. 따라서 상기 HCL 신호가 활성화되면, 제3 딜레이부(310)에 의해 지연된 칼럼 선택 신호(Yi pulse)가 상기 입출력 스트로브 신호(iostbp)가 되고, 상기 LCL 신호가 활성화되면, 제 4 딜레이부(320)에 의해 지연된 상기 칼럼 선택 신호(Yi pulse)가 상기 입출력 스트로브 신호(iostbp)가 된다. 예컨대, 상술한 바와 같이, 제3 딜레이부(310)의 지연 시간이 700ps이고, 제4 딜레이부(320)의 지연 시간이 900ps 인 경우, 고속 모드에서 입출력 스트로브 신호(iostbp)는 컬럼 선택 신호(Yi pulse) 발생 후 700ps 후에 발생되고, 저속 모드에서 입출력 스트로브 신호(iostbp)는 컬럼 선택 신호(Yi pulse) 발생 후 900 ps후에 발생된다.
이와같이, 상기 제2 딜레이부(120) 및 상기 제4 딜레이부(320)의 지연 시간을, 상기 제1 딜레이부(110) 및 상기 제3 딜레이부(310)의 지연시간에 보다 길게 설정하여, 상기 LCL 신호가 활성화되는 저속 모드에서는 상기 칼럼 선택 신호의 폭이 넓어지고, 상기 입출력 스트로브 신호(iostbp)의 인에이블 타이밍이 지연된다. 따라서, 상기 칼럼 입출력신호(Yi)펄스 폭이 커져서 센스 앰프(Sense Amp.)에서 로컬 입출력 라인 쌍(LIO, /LIO)로 유입되는 차지량이 충분히 많아 지게 되고, 상기 입출력 스트로브 신호(iostbp)를 인에이블시키는 시점도 로컬 입출력 라인 쌍(LIO, /LIO)의 전압차(ΔV)가 충분해진 다음 인에블 시켜 줌으로써 보다 안정적으로 데이터를 출력할 수 있다.
본 실시예에서는 고속 모드 및 저속 모드로 구분된 컬럼 선택 신호(Yi pulse)가 제 2 지연부(300)에 입력되었으나, 고속 모드 및 저속 모드로 구분되지 않은 컬럼 선택 신호(Yi pulse)가 입력될 수 있다.
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이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 데이터 입출력 제어 신호 생성 회로는 고속 동작과 저속 동작에서 제어 신호의 펄스폭을 다르게 함으로써 저속 동작에서 안정적으로 데이터를 전송하는 효과가 있다.
또한, 고속 동작과 저속 동작에서 입출력 스트로브 신호의 딜레이를 다르게 줌으로써 저속 동작에서 보다 안정적으로 데이터를 전송하는 효과가 있다.

Claims (16)

  1. 제 1 지연 신호 및 상기 제 1 지연 신호보다 상대적으로 길게 지연된 제 2 지연 신호를 생성하는 지연 블록; 및
    고속 동작 모드일 때, 상기 제 1 지연 신호를 선택하고, 저속 모드일 때, 상기 제 2 지연 신호를 선택하도록 구성된 선택 블록을 포함하며,
    상기 고속 동작 모드는 카스 레이턴시 신호(CAS Latency)가 소정 값 이상일때 하이로 인에이블되는 신호에 의해 결정되고, 상기 저속 동작 모드는 상기 카스 레이턴시 신호가 상기 소정 값 미만일때 하이로 인에이블되는 신호에 의해 결정되는 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로.
  2. 제 1 항에 있어서,
    상기 지연 블록은,
    상기 제 1 지연 신호를 생성하는 제 1 지연부와,
    상기 제 2 지연 신호를 생성하는 제 2 지연부를 포함하는 반도체 메모리 장치의 데이터 입출력 제어신호 생성 회로.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 선택 블록은
    상기 고속 동작 모드 신호에 따라 상기 제1 지연부의 출력 신호를 전달하는 제1 패스 게이트; 및
    상기 저속 동작 모드 신호에 따라 상기 제2 지연부의 출력 신호를 전달하는 제 2 패스 게이트를 포함하는 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로.
  5. 제 1 항에 있어서,
    상기 지연 블록은 클럭 펄스를 입력받아 소정 지연량 만큼 지연된 제 1 클럭펄스 및 상기 제 1 클럭 펄스도 보다 상대적으로 더 길게 지연된 제 2 클럭 펄스를 생성하도록 구성하고,
    상기 선택 블록은 상기 제 1 및 제 2 클럭 펄스 중 어느 하나와, 상기 클럭 펄스를 논리합 연산하여, 컬럼 선택 신호를 생성하는 신호 조합부를 더 포함하는 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로.
  6. 제 1 항에 있어서,
    상기 지연 블록은 컬럼 선택 신호를 입력받아 소정 지연량만큼 지연시킨 제 1 컬럼 선택 신호 및 상기 제 1 컬럼 선택 신호 보다 상대적으로 더 길게 지연된 제 2 컬럼 선택 신호를 생성하도록 구성되고,
    상기 선택 블록은 상기 제 1 및 제 2 컬럼 선택 신호중 어느 하나를 입출력 스트로브 신호로써 출력하는 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로.
  7. 삭제
  8. 클럭 펄스를 제 1 지연값 만큼 지연시키는 제 1 지연부, 및 상기 클럭 펄스를 상기 제 1 지연값 보다 큰 제 2 지연값만큼 지연시키는 제 2 지연부를 포함하는 지연 블록;
    고속 동작 모드시 상기 제 1 지연부의 신호를 선택하고, 저속 동작 모드시 상기 제 2 지연부의 신호를 선택하는 선택 전송부; 및
    상기 선택 전송부의 출력 신호와 상기 클럭 펄스를 논리 조합하여, 컬럼 선택 신호를 생성하는 신호 조합부를 포함하며,
    상기 고속 동작 모드는 카스 레이턴시 신호가 소정 값 이상일때 하이로 인에이블되는 신호에 의해 결정되고, 상기 저속 동작 모드는 상기 카스 레이턴시 신호가 상기 소정 값 미만일때 하이로 인에이블되는 신호에 의해 결정되는 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로.
  9. 제 8 항에 있어서,
    상기 선택 전송부는
    상기 고속 동작 모드 신호에 따라 상기 제1 지연부의 출력 신호를 전달하는 제1 패스 게이트; 및
    상기 저속 동작 모드 신호에 따라 상기 제2 지연부의 출력 신호를 전달하는 제 2 패스 게이트를 포함하는 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로.
  10. 제 8 항에 있어서,
    상기 신호 조합부는 상기 선택 전송부의 출력 신호와 상기 클럭 펄스를 오어연산하는 소자인 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로.
  11. 삭제
  12. 클럭 펄스를 제 1 지연값 만큼 지연시키는 제 1 지연부, 및 상기 클럭 펄스를 상기 제 1 지연값 보다 큰 제 2 지연값만큼 지연시키는 제 2 지연부를 포함하는 제 1 지연 블록;
    고속 동작 모드시 상기 제 1 지연부의 신호를 선택하고, 저속 동작 모드시 상기 제 2 지연부의 신호를 선택하여, 컬럼 선택 신호를 생성하는 선택 블록;
    상기 컬럼 선택 신호를 제 3 지연값 만큼 지연시키는 제 3 지연부, 및 상기 컬럼 선택 신호를 상기 제 3 지연값 보다 큰 제 4 지연값 만큼 지연시키는 제 4 지연부를 포함하는 제 2 지연 블록; 및
    상기 고속 동작 모드시 상기 제 3 지연부의 신호를 입출력 스트로브 신호로서 출력하고, 저속 동작 모드시 상기 제 4 지연부의 신호를 입출력 스트로브 신호로서 출력하는 전송 블록을 포함하는 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로.
  13. 제 12 항에 있어서,
    상기 선택 블록은
    상기 고속 동작 모드 신호에 따라 상기 제1 지연부의 출력 신호를 전달하는 제1 패스 게이트; 및
    상기 저속 동작 모드 신호에 따라 상기 제2 지연부의 출력 신호를 전달하는 제 2 패스 게이트를 포함하는 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로.
  14. 제 13 항에 있어서,
    상기 선택 블록은, 상기 선택된 제 1 패스 게이트의 출력 신호 또는 제 2 패스 게이트의 출력 신호와 상기 클럭 펄스를 논리합 연산하여, 상기 컬럼 선택 신호로서 출력하는 신호 조합부를 더 포함하는 반도체 메모리 장치의 데이터 입출력 제어 신호 생성회로.
  15. 제 12 항에 있어서,
    상기 전송 블록은
    상기 고속 동작 모드 신호에 따라 상기 제 3 지연부의 출력 신호를 전달하는 제 3 패스 게이트; 및
    상기 저속 동작 모드 신호에 따라 상기 제 4 지연부의 출력 신호를 전달하는 제 4 패스 게이트를 포함하는 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로.
  16. 제 12 항에 있어서,
    상기 고속 동작 모드는 카스 레이턴시 신호가 소정 값 이상일때 하이로 인에이블되는 신호이고,
    상기 저속 동작 모드는 상기 카스 레이턴시 신호가 소정 값 미만일때 하이로 인에이블되는 신호인 반도체 메모리 장치의 데이터 입출력 제어신호 생성회로.
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