JP2718118B2

JP2718118B2 - 可変遅延装置

Info

Publication number: JP2718118B2
Application number: JP63314561A
Authority: JP
Inventors: 博道赤塚; 潤三徳中; 賢次兵頭
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-12-13
Filing date: 1988-12-13
Publication date: 1998-02-25
Anticipated expiration: 2013-02-25
Also published as: JPH02159815A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、CMOSインバータ等のCMOS回路を多段接続し
て成る可変遅延装置に関し、例えばレーザディスク、ビ
デオディスク、ビデオテープレコーダ等の再生信号の時
間軸変動を補正する時間軸補正装置等に用いることがで
きるものである。

〔発明の概要〕

本発明は、多段接続されたCMOS回路から成り、入力信
号が供給されるプラス電源で動作する第１の遅延回路
と、所定周波数の基準信号を発生する回路と、多段接続
されたCOMS回路から成り、上記基準信号が供給されるプ
ラス電源で動作する第２の遅延回路と、多段接続された
CMOS回路から成り、所定の電源電圧が供給され、上記基
準信号が供給されるプラス電源で動作する第３の遅延回
路と、上記第２の遅延回路からの遅延信号及び上記第３
の遅延回路からの遅延信号との演算信号と制御信号とを
比較し、その比較出力電圧を上記第１及び第２の遅延回
路に電源電圧として供給する比較回路とを具備した可変
遅延装置において、上記第１、第２及び第３の遅延回路
のＰ形半導体基板を用いて１チップ上に形成して、上記
プラス電源を得て動作するように構成することにより、
異なるプラス電源が供給されて動作する複数個の遅延回
路を１チップ上に形成することを可能にすると共に、遅
延回路の電源電圧−遅延時間特性をリニアな特性に補正
することを可能にして、可変遅延装置における生産性の
向上、省面積化、高信頼性化を実現するようにしたもの
である。

また、本発明は、CMOS回路を多段接続して成る可変遅
延装置において、多段接続されたCMOS回路から成り、入
力信号が供給される第１の遅延回路と、上記第１の遅延
回路で除去されたジッタ成分より高周波のジッタ成分を
除去する第２の遅延回路とを具備し、上記第１及び第２
の遅延回路をＰ形半導体基板を用いて１チップ上に形成
し、それぞれプラス電源を得て動作するように構成する
ことにより、異なるプラス電源が供給されて動作する複
数個の遅延回路を１チップ上に形成することを可能にす
ると共に、高周波のジッタ成分の除去を可能にして可変
遅延装置における生産性の向上、省面積化、高信頼性化
を実現するようにしたものである。

〔従来の技術〕

一般に、レーザディスクプレーヤ、ビデオディスクプ
レーヤ、ビデオテープレコーダ等においては、FM変調さ
れてディスクやテープ等に記録された信号を再生する際
に、時間軸変動、いわゆるジッタが生じる。従って、良
好な再生画像を得るためには、再生信号の時間軸補正を
行って、ジッタを除去することが必要とされる。

そこで従来では、第７図Ａで示すようなCMOSインバー
タ（41）が同図Ｂで示すように電源電圧の変化により、
遅延時間が変化するということを利用して、CMOSインバ
ータ（41）を第８図に示すように多段接続して１つの遅
延回路（42）を形成し、更にこの遅延回路（42）と時間
軸変動検出回路（43）とで時間軸変動補正を目的とする
可変遅延装置（ｏ）を構成していた。即ち、遅延回路
（42）に記録媒体からの再生信号（Si）を入力し、遅延
回路（42）から出力された信号（S₁₀）と基準信号発生
回路（図示せず）からの基準信号（例えば、周波数15.7
kHz）（Sh）との位相差を時間軸変動検出回路（43）に
て制御電圧（V_C0）として出力し、更に、該制御電圧（V
_C0）を例えばローパスフィルタ（44）を介して遅延回路
（42）に入力されるようにして遅延回路（42）からの遅
延信号（S₁₀）を、上記制御電圧（V_C0）に応じて連続的
に変化する遅延時間をもって出力するようにしてジッタ
を除去するようにしていた。即ち、再生信号（Si）が基
準信号（Sh）よりその位相が時間軸方向に進んだ場合に
は、制御電圧（V_C0）により遅延回路（42）の遅延時間
が大きくなり、再生信号（Si）を時間軸方向に遅らせる
ように動作し、反対に再生信号（Si）が基準信号（Sh）
よりその位相が時間軸方向に遅れた場合には、制御電圧
（V_C0）により遅延回路（42）の遅延時間が小さくな
り、再生信号（Si）を時間軸方向に進ませるように動作
してジッタが吸収される。

また、制御電圧（V_C0）はCMOSインバータ（１）の電
源電圧として機能するため、制御電圧（V_C0）が小さく
なると、遅延時間は短くなり、反対に制御電圧（V_C0）
が大きくなると、遅延時間は長くなる。

〔発明が解決しようとする課題〕

しかしながら、従来の可変遅延装置（ｏ）は、第７図
Ａに示すように電源電圧−遅延時間特性が非直線性であ
るため、動作電位によってフィードバックループのゲイ
ンが変化してしまい、その結果、ジッタ成分の補正量が
変わって遅延量も変化してしまうため、フィードバック
ループが不安定になるという不都合があった。

また、CMOSインバータを多段接続して成る遅延回路
は、温度特性によって遅延時間が大きく変化する欠点が
あり、精度の高い時間軸変動補正を行なうことができな
いという不都合があった。

また、遅延回路（42）と時間軸変動検出回路（43）と
はフィードバックループを構成しているため、時間軸変
動検出回路（43）からの制御電圧（V_C0）は一旦、ロー
パスフィルタ（44）によって一定の周波数帯域（例えば
1kHz以下）に変換する必要があり、1kHz以上のジッタ成
分が除去できないという不都合があった。

また、遅延回路（42）を構成するCMOSインバータ
（１）は、Ｎ形半導体基板に基いて形成されているた
め、基板側に電源電圧（制御電圧）を供給させることと
なり、そのため、プラス電源は、一種類のものしか使え
ず、異なったプラス電源が供給される複数の遅延回路を
１チップ上に形成することが不可能であった。従って、
可変遅延装置の生産性及び省面積化を実現させることが
できなかった。

本発明は、このような点に鑑み成されたもので、その
目的とするところは、異なったプラス電源が供給される
複数の遅延回路を１チップ上に形成することが可能で、
電源電圧と遅延時間との関係に直線性をもたせることが
できると共に、温度特性のばらつきなどによる遅延回路
の特性上のばらつきを吸収することができ、生産性の向
上、省面積化、高信頼性化を実現させることができる可
変遅延装置を提供することにある。

〔課題を解決するための手段〕

上記の課題を解決するために、本発明は、下記の手段
を備えた可変遅延回路を提供する。即ち、第１の電源で
駆動されるとともに、再生信号が入力される多段接続さ
れたCMOS回路から構成される第１の遅延回路と、所定周波数の基準信号を発生する基準信号発生回路
と、第１の電源で駆動されるとともに、上記基準信号発生
回路からの基準信号が入力される多段接続されたCMOS回
路から構成される第２の遅延回路と、第１の電源とは異なる第２の電源で駆動されるととも
に、上記基準信号発生回路からの基準信号が入力される
多段接続されたCMOS回路から構成される第３の遅延回路
と、上記第２の遅延回路からの遅延信号と上記第３の遅延
回路からの遅延信号との位相差を検波する位相検波回路
と、上記第１の遅延回路の遅延信号と上記基準信号発生回
路からの基準信号とは異なる第２の基準信号とに基づき
時間軸変動を検出する時間軸変動検出回路と、上記位相検波回路の位相差出力と上記時間軸変動検出
回路からの制御信号とを比較する比較手段とを備え、上記比較手段の出力を上記第１の電源電圧として供給
することを特徴とする可変遅延回路を提供する。

そうして、上記第1,第2,及び第３の遅延回路をＰ形半
導体基板を用いて１チップ上に形成することが好まし
い。

また、本発明は、下記の手段を備えた可変遅延回路も
提供する。即ち、再生信号が入力される第１の遅延回路
と、上記第１の遅延回路の電源電圧対遅延時間特性の直線
性を補正する第１の補正回路と、上記第１の遅延回路の遅延出力と基準信号との位相差
を検出する時間軸変動検出回路と、上記第１の遅延回路の遅延出力を更に遅延する第２の
遅延回路と、上記第２の遅延回路の電源電圧対遅延時間特性の直線
性を補正する第２の補正回路とを備えた可変遅延装置に
おいて、上記時間軸変動検出回路からの位相差出力の所定の帯
域をカットするローパスフィルターを介した出力と上記
第１の補正回路の出力に基いて上記第１の遅延回路に供
給する電源電圧を生成するとともに、上記時間軸変動検出回路からの位相差出力と上記第２
の補正回路の出力に基いて上記第２の遅延回路に供給す
る電源電圧を生成することを特徴とする可変遅延回路も
提供する。

そうして、上記第１及び第２の遅延回路と第１及び第
２の補正回路を１チップ上に形成することが好ましい。

〔作用〕

第１の本発明の構成によれば、異なるプラス電源が供
給される複数の遅延回路、例えば、第１の遅延回路（HT
BC）（３）と時間軸変動検出回路（８）とのフィードバ
ックループを安定化、即ち第１の遅延回路（３）の電源
電圧−遅延時間特性を直線性にさせるための同じくCMOS
回路（１）を多段接続して成る補正回路（第２の遅延回
路（11）、第３の遅延回路（12））を１チップ上に形成
することが可能となり、可変遅延装置（Ａ）における生
産性の向上及び省面積化はもちろん可変遅延装置（Ａ）
の高信頼性を図ることができる。

また、第２の本発明の構成によれば、異なるプラス電
源が供給される複数の遅延回路を１チップ上に形成する
ことが可能であるため、第１の遅延回路（HTBC）（３）
と共に上記第１の発明での補正回路を１チップ上に設け
ることができることはもちろん高周波のジッタ成分を除
去する第２の遅延回路（CTBC）（５）をも１チップ上に
具備しているため、可変遅延装置の生産性の向上、省面
積化が実現できると共に、時間軸変動補正機能の向上及
び色むらの軽減をも図ることができる。

〔実施例〕

以下、第１図〜第６図を参照しながら本発明の実施例
を説明する。

第１図は、本実施例に係る可変遅延装置（Ａ）の構成
要素の一つである遅延回路を構成するCMOSインバータ
（１）を示す構成図である。

このCMOSインバータ（１）は、Ｐ形半導体基板（２）
にNMOS（1a）及びＮウェル（1b）内に形成されたPMOS
（1c）を形成することにより構成されている。そして、
プラス電源電圧（又は制御電圧）（V_CC）は、PMOS（1
c）側のＮウェルコンタクト領域（1bc）とＮウェル（1
b）内のドレイン領域（1cd）に供給され、NMOS（1a）側
のコンタクト領域（1ac）とソース領域（1as）は接地す
るようにしている。また、入力信号（Vin）はそれぞれP
MOS（1c）,NMOS（1a）のゲート（1cg），（1ag）に供給
され、出力信号（Vout）はPMOS（1c）のソース領域（1c
s）及びNMOS（1a）のドレイン領域（1ad）から得られる
ように構成されている。即ち、PMOS（1c）側は、プラス
電源電圧（V_CC）の供給に伴って、Ｎウェル（1b）がＰ
形半導体基板（２）と分離するため、例えば同図に示す
ように、複数のCMOSインバータ（１）に対し、それぞれ
異なったプラス電源電圧（V_CC1,V_CC2‥‥）を供給する
ことが可能である。

換言すれば、本実施例に係るCMOSインバータ（１）
は、Ｐ形半導体基板（２）上に形成されたＮウェル（1
b）及びＮウェル（1b）内のドレイン領域（1cd）に対し
プラス電源電圧（V_CC）を供給するようにしたので、該
プラス電源電圧（V_CC）によりＮウェル（1b）と基板
（２）とが分離され、その結果、プラス電源電圧
（V_CC）の異なる複数のCMOS回路を１つの基板（２）上
に混在させることが可能となる。

次に、上記CMOSインバータ（１）を多段接続して成る
本実施例に係る可変遅延装置（Ａ）の構成を第２図〜第
６図に基づいて説明する。

この可変遅延装置（Ａ）は、概略的には第２図に示す
ようにCMOSインバータ（１）を多段接続して成り、記録
媒体からの再生信号（S₁）が供給される第１の遅延回路
（３）と、CMOSインバータ（１）を多段接続して成り、
第１の遅延回路（３）の電源電圧（V_CC）−遅延時間
（τｄ）特性を直線性に補正する第１の補正回路（４）
と、CMOSインバータ（１）を多段接続して成り、第１の
遅延回路（３）で除去されたジッタ成分より高周波のジ
ッタ成分を除去する第２の遅延回路（５）と、CMOSイン
バータ（１）を多段接続して成り、第２の遅延回路
（５）の電源電圧（V_CC）−遅延時間（τｄ）特性を直
線性に補正する第２の補正回路（６）と、図示しない基
準信号発生回路からの基準信号（例えば、周波数15.7kH
z）（Sh）と再生信号（Si）との位相差を一つは制御信
号（V_CC1）として第１の遅延回路（３）側にループフィ
ルタ（ローパスフィルタ）（７）を介して供給すると同
時に、もう一方は制御信号（V_CC2）として第２の遅延回
路（５）側に供給する時間軸変動検出回路（８）とから
成り、第１の遅延回路（３）は、時間軸変動検出回路
（８）によりフィードバックループとなって構成され、
第２の遅延回路（５）は、時間軸変動検出回路（８）に
よりオープンループとなって構成されている。

尚、第１及び第２の遅延回路（３）及び（５）並びに
第１及び第２の補正回路（４）及び（６）は１チップ上
に形成されている。

また、後述するように、第１及び第２の補正回路
（４）及び（６）も遅延回路で構成されているため、上
記第１及び第２の遅延回路（３）及び（５）と区別する
ため、これからは上記第１の遅延回路（３）を第１の時
間軸変動補正用回路（単にHTBC）（３）と記載し、第２
の遅延回路（５）を第２の時間軸変動補正用回路（単に
CTBC）（５）と記載する。

次に、上記可変遅延装置（Ａ）を第３図に基づいて具
体的に説明する。

図において、HTBC（３）は上述の如く多段のCMOSイン
バータ（１）を縦続的に接続して成り、その制御可能な
最大遅延時間は例えば30μsecのものが用いられてい
る。このHTBC（３）には入力端子（９）より入力信号
（Si）が供給される。この入力信号（Si）は例えばレー
ザディスクプレーヤの光ピックアップ装置から得られる
FM変調された再生信号であってよく、その中心周波数は
例えば8.5MHz（周波数偏移1.7MHz）である。このHTBC
（３）から得られる遅延された信号（S₁）は後述するCT
BC（５）に送られる。

第１の補正回路（４）は、一定周波数の基準信号（S
b）を発生する基準信号発生回路（10）と、CMOSインバ
ータ（１）が多段接続されて成る第１及び第２の遅延回
路（11）及び（12）と、第１及び第２の遅延回路（11）
及び（12）からの遅延信号（S₂）及び（S₃）が入力され
る第１及び第２のフリップフロップ回路（13）及び（1
4）と、抵抗R₁及びR₂とを有する。

そして、上記基準信号発生回路（10）は、所定周波
数、例えば1.5MHzの矩形波基準信号（Sb）を発生して第
１及び第２の遅延回路（11）及び（12）に供給する。
尚、これら第１及び第２の遅延回路（11）及び（12）は
上述したように、上記HTBC（３）と共に共通の１チップ
内に構成されている。従って、HTBC（３）並びに第１及
び第２の遅延回路（11）及び（12）は互いに等しい温度
特性を持つことになる。また、第２の遅延回路（12）
は、一定の電源電圧（V_CC3）が加えられている。この電
圧（V_CC3）は、第１及び第２の遅延回路（11）及び（1
2）の遅延時間が最小となる大きさ、即ちHTBC（３）に
供給された時間軸変動検出回路（８）からの制御信号
（V_CC1）の制御範囲における最大電圧に選ばれている。
例えば制御範囲が３〜5Vの場合はV_CC3＝5Vに選ばれる。

フリップフロップ回路（13）は第１の遅延回路（11）
のＢ点における出力信号（S₂）の立上がりでリセットさ
れると共に、第２の遅延回路（12）のＣ点における出力
信号（S₃）をインバータ（15）で反転した信号、即ちＣ
点の信号（S₃）の立下がりでセットされる。また、フリ
ップフロップ回路（14）はＣ点の信号（S₃）の立上がり
でセットされると共に、Ｂ点の信号（S₂）をインバータ
（16）で反転した信号、即ちＢ点の信号（S₂）の立下が
りでリセットされる。フリップフロップ回路（13）のQ₁
からの出力信号（S₄）とフリップフロップ回路（14）の
Q₂からの出力信号（S₅）とはそれぞれ抵抗R₁,R₂を介し
てＤ点で加算され、この加算出力信号（S₆）がローパス
フィルタ（17）に加えられて、電圧信号（V₁）に変換さ
れたのち、比較回路（18）に加えられて時間軸変動検出
回路（８）から加えられる制御信号（V_CC1）とレベル比
較される。尚、上記フリップフロップ回路（13），（1
4）、インバータ（15），（16）、抵抗R₁,R₂及びローパ
スフィルタ（17）は、差動型位相検波回路（19）として
構成されている。また、制御信号（V_CC1）は、ループフ
ィルタ（７）により1kHz以下の周波数帯域に制限されて
いる。これは、HTBC（３）が時間軸変動検出回路（８）
によりフィードバックループを構成しているからであ
る。

そして、上記比較回路（18）から得られる比較出力電
圧（V_C1）は、HTBC（３）及び第１の補正回路（４）内
の第１の遅延回路（11）に電源電圧、即ち遅延時間制御
信号（V_C1）として加えられる。この遅延時間制御信号
（V_C1）は、上述したように、制御範囲が３〜5Vの場
合、V_C1＝（4.5±α）Ｖとなる。

今、Ａ点の基準信号（Sb）の周期をT_A,V_CC1＝V_CC3の
ときの第２の遅延回路（12）の上述した最小遅延時間を
Tmin、第１の遅延回路（11）の変化する遅延時間をTx、
第１及び第２の遅延回路（11）及び（12）のCMOSインバ
ータ（１）の段数をｎ、HTBC（３）のCMOSインバータ
（１）の段数をＮ、HTBC（３）の遅延時間をT_H、V_CC3＝
5Vとすると、となる。そして、（V_C1）が最大値（V_CC3）となったと
き上記（２）式は、 V₁＝2.5 ‥‥‥（３）となる。このとき、（V₁）はCMOSインバータ（１）の遅
延量と無関係に一定となる。また（Tx）が変化したとき
の差動型位相検波回路（19）の検波感度（Ｓ）は、となる。ここで（T_A）は一定であるから、検波感度
（Ｓ）はCMOSインバータ（１）の特性に関係なく一定と
なる。従って、比較回路（18）により、（V₁）と
（V_CC1）との差（V_C1）を得、この（V_C1）をHTBC（３）
及び第１の補正回路（４）内の第１の遅延回路（11）に
フィードバックすることにより、このフィードバックル
ープのゲインが充分であれば、（V_CC1）に対する（T_H）
はニリアになる。

また、CMOSインバータ（１）の温度特性やしきい値電
圧（V_TH）等にばらつきがあれば（Tmin）もばらつくの
で、上記（２）式におけるTx−Tminによってばらつきが
吸収される。

第４図〜第６図は第３図における第１の補正回路
（４）内のＢ点、Ｃ点、Q₁,Q₂及びＤ点の各出力信号（S
₂），（S₃），（S₄），（S₅）及び（S₆）のタイミング
チャートを示すもので、第４図はＢ点の信号（S₂）とＣ
点の信号（S₃）とが同相の場合を示し、第５図はＢ点の
信号（S₂）がＣ点の信号（S₃）より（T₁）だけ遅れた場
合を示し、第６図はＢ点の信号（S₂）がＣ点の信号
（S₃）より（T₂）だけ進んだ場合を示している。

第４図のように、Ｂ点の信号（S₂）とＣ点の信号
（S₃）とが同相の場合は、両者の和であるＤ点の信号
（S₆）には基準信号（Sb）の周波数成分は現われず、こ
のとき（V₁）は2.5Vとなる。また、Ｂ点の信号（S₂）と
Ｃ点の信号（S₃）とのずれ量（T₁），（T₂）に応じて
（V₁）が2.5Vを中心にして増大又は減少することにな
る。

即ち、この差動型位相検波回路（19）は２つの入力信
号の位相差が０゜のときを中心に位相検波することが可
能となる。その場合、検波範囲を−180゜〜＋180゜とす
ることができる。また、２つのフリップフロップ回路
（13）及び（14）を用いているので、Ｂ点の信号（S₂）
とＣ点の信号（S₃）とが同相のとき、第４図に示すよう
に、Q₁からの出力信号（S₄）とQ₂からの出力信号（S₅）
とが打消し合ってＤ点の出力信号（S₆）には基準信号
（Sb）のキャリア成分が現われない。このため、この差
動型位相検波回路（19）を２つの入力信号の位相差が少
ない部分で用いれば、Ｄ点の出力信号（S₆）のキャリア
成分が抑圧されるので、後段のローパスフィルタ（17）
の負担が軽くなり、その構成を簡単にすることができ
る。

尚、上述の例では、差動型位相検波回路（19）に２つ
のフリップフロップ回路（13），（14）を用いたが、そ
の内の一方を省略して、フリップフロップ回路（13）又
は（14）のQ₁からの出力信号（S₄）又はQ₂からの出力信
号（S₅）とＢ点の信号（S₂）又はＣ点の信号（S₃）とを
加算するようにしてもよい。また、フリップフロップ回
路（13），（14）のセット信号とリセット信号とを入れ
替えてもよい。

また、上述の例では第１の補正回路（４）における第
１の遅延回路（11）の出力と第２の遅延回路（12）の出
力とを位相比較することによって、CMOSインバータ
（１）のばらつきを吸収するようにしているため、HTBC
（３）の遅延時間（T_H）の絶対値はばらつくものの（V
_CC1）−（T_H）特性をリニアにすることができると共
に、CMOSインバータ（１）のばらつきを大幅に吸収する
ことができ、これによってその接続段数を大幅に削減す
ることができる。

また、フリップフロップ回路（13）及び（14）を用い
て差動型位相検波回路（19）を構成しているので、０゜
の位相差を中心にした広い範囲に亘る位相検波を行なう
ことができる。

一方、CTBC（５）は、上記HTBC（３）と同様に、多段
のCMOSインバータ（１）を縦続的に接続して成り、その
制御可能な最大遅延時間差は例えば200nsecのものが用
いられている。このCTBC（５）には上記HTBC（３）から
の遅延信号（S₁）が供給され、CTBC（５）から出力端子
（20）に得られる遅延された信号（So）は例えば後段の
復調回路等を含む信号処理回路（図示せず）に送られ
る。

第２の補正回路（21）は、上記第１の補正回路（４）
と同様に、一定周波数（例えば1.5MHz）の基準信号（S
b）を発生する基準信号発生回路（22）と、CMOSインバ
ータ（１）が多段接続されて成り、上記基準信号（Sb）
が供給される第３及び第４の遅延回路（23）及び（24）
と、第３及び第４の遅延回路（23）及び（24）からの遅
延信号（S₇）及び（S₈）が供給されるフリップフロップ
回路（25）及び（26）と、抵抗R₃及びR₄とを有する。

そして、これら第３及び第４の遅延回路（23）及び
（24）は、上記HTBC（３）、第１の補正回路（４）及び
CTBC（５）と共に共通の１チップ内に構成されている。
従って、これらHTBC（３）、CTBC（５）並びに第１及び
第２の補正回路（４）及び（21）は互いに等しい温度特
性を持つことになる。尚、第４の遅延回路（24）には上
記第２の遅延回路（12）と同様に、一定の電源電圧（V
_CC4）が加えられている。この電圧（V_CC4）は、第３及
び第４の遅延回路（23）及び（24）の遅延時間が最小と
なる大きさ、即ちCTBC（５）に供給される制御信号（V
_CC2）の制御範囲における最大電圧に選ばれている。例
えば制御範囲が上記制御信号（V_CC1）と同様に３〜5Vで
ある場合には、V_CC4＝5Vに選ばれる。

尚、第３及び第４の遅延回路（23）及び（24）並びに
その後段の差動型位相検波回路（27）におけるフリップ
フロップ回路（25），（26）、インバータ（28），（2
9）、抵抗R₃,R₄及びローパスフィルタ（30）の動作は上
記第１の補正回路（４）における第１及び第２の遅延回
路（11）及び（12）並びに差動型位相検波回路（19）と
同様の動作を行なうため省略する。

そして、ローパスフィルタ（30）から出力した電圧信
号（V₂）は、比較回路（31）に加えられて時間軸変動検
出回路（８）から加えられる制御信号（V_CC2）とレベル
比較される。この制御信号（V_CC2）は、CTBC（５）が時
間軸変動検出回路（８）によりオープンループとなって
いるため、フィルタ等を介さずに直接比較回路（31）に
入力される。そのため、1kHz以上（例えば５〜6kHz）の
周波数帯域となっている。

上記比較回路（31）から得られる比較出力電圧
（V_C2）は、CTBC（５）及び第２の補正回路（21）内の
第３の遅延回路（23）に電源電圧、即ち遅延時間制御信
号（V_C2）として加えられる。この遅延時間制御信号（V
_C2）は、上述したように制御範囲が３〜5Vの場合、V_C2
＝（4.5±β）Ｖとなる。ここで、この（V_C2）が上述HT
BC（３）に供給される比較出力電圧（V_C1）とその振れ
ぐあいが異なっているのは、HTBC（３）側に供給される
制御電圧（V_CC1）の周波数帯域が1kHz以下であること、
CTBC（５）側に供給される制御電圧（V_CC2）の周波数帯
域が1kHz以上であることに起因する。その結果、HTBC
（３）とCTBC（５）には異なった電圧が入力されること
となる。本実施例ではCMOSインバータ（１）をＰ形半導
体基板（２）上に形成するようにし、さらに電源電圧
（V_CC）をＮウェル（1b）とＮウェル（1b）内のドレイ
ン領域（1cd）に供給するようにしたので、上記電源電
圧（V_CC）によってＮウェル（1b）が基板（２）と分離
されることとなり、その結果、１チップ上に形成したCM
OSインバータ（１）から成る回路群に、異なった電圧が
同時に入ってきても、動作上問題はない。また、CTBC
（５）にもHTBC（３）側に設けた第１の補正回路（４）
と同様の第２の補正回路（21）を設けたので、HTBC
（３）の場合と同様に、制御信号（V_CC2）に対する遅延
時間（T_C）はリニアになると共に、CMOSインバータ
（１）の温度特性やしきい値電圧等のばらつきも吸収さ
れ、HTBC（３）で説明した効果はCTBC（５）にも現われ
ることとなる。

上述の如く本例によれば、CMOSインバータ（１）を、
Ｐ形半導体基板（２）上に形成し、さらに、Ｎウェル
（1b）及びＮウェル（1b）内のドレイン領域（1cd）に
プラス電源電圧を供給するようにしたので、該電源電圧
によりＮウェル（1b）が基板（２）と分離することとな
り、その結果、異なるプラス電源電圧が供給される複数
の遅延回路を１チップ上に形成することが可能となり、
上記の如く電源電圧−遅延時間特性がリニアで、かつ温
度特性等のばらつきを吸収する可変遅延装置（Ａ）を効
率良く生産できると共に、可変遅延装置（Ａ）の省面積
化を実現させることができる。また、CTBC（５）を具備
させたので色むらを軽減させることができる。

〔発明の効果〕

本発明に係る可変遅延装置は、上述の如く構成された
ので、可変遅延装置における生産性の向上、省面積化、
高信頼性化を図ることができる。

【図面の簡単な説明】

第１図は本実施例に係るCMOSインバータを示す構成図、
第２図は本実施例の構成を概略的に示すブロック図、第
３図は本実施例の具体的構成を示すブロック図、第４図
〜第６図は補正回路内の信号の受け渡しを示すタイミン
グチャート、第７図はCMOSインバータの構成及び特性を
示す図、第８図は従来例を示すブロック図である。（１）はCMOSインバータ、（1a）はNMOS、（1b）はＮウ
ェル、（1c）はPMOS、（２）はＰ形半導体基板、（Ａ）
は可変遅延装置、（３）はHTBC、（４）は第１の補正回
路、（５）はCTBC、（６）は第２の補正回路、（７）は
ループフィルタ、（８）は時間軸変動検出回路、（10）
は基準信号発生回路、（11）は第１の遅延回路、（12）
は第２の遅延回路、（18）は比較回路、（19）は差動型
位相検波回路、（21）は第２の補正回路、（22）は基準
信号発生回路、（23）は第３の遅延回路、（24）は第４
の遅延回路、（27）は差動型位相検波回路、（31）は比
較回路である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−69315（ＪＰ，Ａ) 特開昭62−272619（ＪＰ，Ａ) 特開平２−69017（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源で駆動されるとともに、再生信
号が入力される多段接続されたCMOS回路から構成される
第１の遅延回路と、所定周波数の基準信号を発生する基準信号発生回路と、第１の電源で駆動されるとともに、上記基準信号発生回
路からの基準信号が入力される多段接続されたCMOS回路
から構成される第２の遅延回路と、第１の電源とは異なる第２の電源で駆動されるととも
に、上記基準信号発生回路からの基準信号が入力される
多段接続されたCMOS回路から構成される第３の遅延回路
と、上記第２の遅延回路からの遅延信号と上記第３の遅延回
路からの遅延信号との位相差を検波する位相検波回路
と、上記第１の遅延回路の遅延信号と上記基準信号発生回路
からの基準信号とは異なる第２の基準信号とに基づき時
間軸変動を検出する時間軸変動検出回路と、上記位相検波回路の位相差出力と上記時間軸変動検出回
路からの制御信号とを比較する比較手段とを備え、上記比較手段の出力を上記第１の電源電圧として供給す
ることを特徴とする可変遅延回路。
【請求項２】上記第1,第2,及び第３の遅延回路をＰ形半
導体基板を用いて１チップ上に形成したことを特徴とす
る請求項１に記載の可変遅延装置。
【請求項３】再生信号が入力される第１の遅延回路と、上記第１の遅延回路の電源電圧対遅延時間特性の直線性
を補正する第１の補正回路と、上記第１の遅延回路の遅延出力と基準信号との位相差を
検出する時間軸変動検出回路と上記第１の遅延回路の遅延出力を更に遅延する第２の遅
延回路と、上記第２の遅延回路の電源電圧対遅延時間特性の直線性
を補正する第２の補正回路とを備えた可変遅延装置にお
いて、上記時間軸変動検出回路からの位相差出力の所定の帯域
をカットするローパスフィルターを介した出力と上記第
１の補正回路の出力に基いて上記第１の遅延回路に供給
する電源電圧を生成するとともに、上記時間軸変動検出回路からの位相差出力と上記第２の
補正回路の出力に基いて上記第２の遅延回路に供給する
電源電圧を生成することを特徴とする可変遅延回路。
【請求項４】上記第１及び第２の遅延回路と第１及び第
２の補正回路を１チップ上に形成したことを特徴とする
請求項３に記載の可変遅延装置。